集成電路測試

集成電路測試集成電路的復(fù)雜度要求計(jì)算機(jī)技術(shù)的發(fā)展2/5/20231測試介紹測試：就是檢測出生產(chǎn)過程中的缺陷，并挑出廢品的過程。測試的基本情況：封裝前后都需要進(jìn)行測試。測試與驗(yàn)證的區(qū)別：目的、方法和條件測試的難點(diǎn)：復(fù)雜度和約束?？蓽y性設(shè)計(jì)：有利于測試的設(shè)計(jì)。2/5/20232簡單的測試?yán)覣=1,B=1=>Z=1A=0,B=1=>Z=0A=1,B=0=>Z=0A=0,B=0=>Z=02/5/20233可測性設(shè)計(jì)舉例可控性：可觀性：2/5/20234基本概念1：故障和故障模型故障：集成電路不能正常工作。故障模型：物理缺陷的邏輯等效。2/5/20235故障舉例物理缺陷邏輯等效2/5/20236邏輯門故障模型固定值邏輯：所有缺陷都表現(xiàn)為邏輯門層次上線網(wǎng)的邏輯值被固定為0或者1。

表示：s-a-1,s-a-0。橋接邏輯門故障模型的局限性2/5/20237故障的等效和從屬故障等效故障從屬故障類型與測試碼

測試碼

故障

ABC

Z111

0A/0,B/0,C/0,Z/1

011

1A/1,Z/0

101

1B/1,Z/0

110

1C/1,Z/0

2/5/20238基本概念2：測試向量和測試圖形測試向量：加載到集成電路的輸入信號(hào)稱為測試向量（或測試矢量）。測試圖形：測試向量以及集成電路對(duì)這些輸入信號(hào)的響應(yīng)合在一起成為集成電路的測試圖形。2/5/20239測試儀測試儀是測試集成電路的儀器。它負(fù)責(zé)按照測試向量對(duì)集成電路加入激勵(lì)，同時(shí)觀測響應(yīng)。目前，測試儀一般都是同步的，按照時(shí)鐘節(jié)拍從存儲(chǔ)器中調(diào)入測試向量。

2/5/202310測試儀參數(shù)ParameterSentrySTSSTSEVMTektronixTester_channels120256256512Tester_Min_Cycles(ns)50505020Tester_Min_Pulse(ns)101055Tester_SB_Deadzone(ns)2015153Tester_Timesets66612Tester_Strobe22262/5/202311測試儀特點(diǎn)同步時(shí)序激勵(lì)的波形有限響應(yīng)的測試時(shí)刻有限支持clockburst2/5/202312測試儀的規(guī)定波形舉例break管腳信號(hào)圖

2/5/202313測試儀的規(guī)定波形舉例測試碼規(guī)定圖1：2/5/202314測試儀的規(guī)定波形舉例測試碼規(guī)定圖2：2/5/202315測試向量的生成人工法程序自動(dòng)生成自測試2/5/202316手工生成故障建立故障傳播決策及測試碼生成2/5/202317故障圖2/5/202318手工測試碼2/5/202319組合邏輯測試法1：差分法差分法(Booleandifferencemethod)是一種測試向量的生成方法。它不依賴路徑傳播等技巧，而是依靠布爾代數(shù)的關(guān)系，通過運(yùn)算來確定測試向量。

2/5/202320差分法定義如果那么在xi上的固定邏輯值就可以被檢測到，否則就不能。2/5/202321差分法的性質(zhì)2/5/202322差分法如果g(X)與xi無關(guān)，則可以簡化為：

如果要檢測s-a-0的故障，則使用：

如果要檢測s-a-1的故障，則使用：2/5/202323差分法的例子對(duì)于x1的錯(cuò)誤，推導(dǎo)如下：2/5/202324測試法2：D算法激活傳播決策2/5/202325D算法2/5/202326故障例子2/5/202327SoC測試中的幾個(gè)常用技術(shù)靜態(tài)電源電流測試(Iddq)掃描路徑法BISTBoundaryScan2/5/202328IddqIddq:靜態(tài)電流測試。測試時(shí)使電流越小越好。一般設(shè)置：沒有三態(tài)。內(nèi)部RAM關(guān)閉。上下拉電阻設(shè)置為合適電平。2/5/202329掃描路徑法掃描路徑法是一種規(guī)則的可測試性設(shè)計(jì)方法，適用于時(shí)序電路。其設(shè)計(jì)思想是把電路中的關(guān)鍵節(jié)點(diǎn)連接到一個(gè)移位寄存器上，當(dāng)作為掃描路徑的移位寄存器處于串入/并出狀態(tài)時(shí)，可以用來預(yù)置電路的狀態(tài)。當(dāng)作為掃描路徑的移位寄存器處于并入/串出狀態(tài)時(shí)，可以把內(nèi)部節(jié)點(diǎn)的狀態(tài)依次移出寄存器鏈。

2/5/202330掃描路徑法2/5/202331掃描路徑法測試掃描路徑本身

移入測試序列，電路進(jìn)入正常工作，測試與掃描路徑相連的部分電路

移出掃描路徑，檢查狀態(tài)的正確性

2/5/202332掃描路徑法注意事項(xiàng)盡量使得掃描路徑像一個(gè)標(biāo)準(zhǔn)的掃描鏈。

AvoidgatedclocksormakethempredictablewhenintestmodeAvoidlatchesormakethemtransparentwhenintestmodeControllableasynchronousset/resetduringtestmodeAvoidtri-statelogicifpossibleConfigureASICbi-directpinsasoutputonlyduringtestmode(makealloutputenablesactive)UseexternallygeneratedclocksAvoidcombinatorialfeedbackloops2/5/202333掃描路徑的簡單例子2/5/202334BIST內(nèi)置式自測(BIST)將一個(gè)激勵(lì)電路和一個(gè)響應(yīng)電路加在被測電路(CUT)中。激勵(lì)電路會(huì)產(chǎn)生大量激勵(lì)信號(hào)，并將其應(yīng)用于CUT中，響應(yīng)電路就用來對(duì)CUT的響應(yīng)進(jìn)行評(píng)測。與ATE不同，BIST的性能不受負(fù)載板或測試頭電氣特性的限制。2/5/202335RAMBIST2/5/202336JTAG目的：由于表面貼裝技術(shù)以及高密度封裝(BGA)的使用，使得PCB的密度越來越高，以往的針床測試法變得越來越不易使用。為了簡化測試過程、統(tǒng)一測試方式，IEEE制訂了邊界掃描標(biāo)準(zhǔn)。

概念：利用四線接口掃描所有的管腳。2/5/202337JTAG2/5/202338JTAG2/5/2