2023年大疆創(chuàng)新硬件筆試題

產(chǎn)生ＥMＣ問題重要通過兩個(gè)途徑:一個(gè)是空間電磁波干擾的形式;另一個(gè)是通過傳導(dǎo)的形式,換句話說,產(chǎn)生EＭC問題的三個(gè)要素是：電磁干擾源、耦合途徑、敏感設(shè)備。

傳導(dǎo)、輻射7n?O1pＲh＄z

騷擾源---－----－-------－----------－－（途徑)－---－--－-－---－-－----－-－-----－-敏感受體MOＳ的并聯(lián)使用原則:1．并聯(lián)的MＯS必須為同等規(guī)格，最佳是同一批次的。2.并聯(lián)的MOS的驅(qū)動(dòng)電路的驅(qū)動(dòng)電阻和放電電路必須是獨(dú)立分開的,不可共用驅(qū)動(dòng)電阻和放電電阻。3.PCＢ走線盡量保證對稱,減小電流分布不均光耦一般會(huì)有兩個(gè)用途：線性光耦和邏輯光耦，假如理解??工作在開關(guān)狀態(tài)的光耦副邊三極管飽和導(dǎo)通,管壓降<0．4V，Ｖouｔ約等于Vｃc(Vｃc-0.４V左右),Vｏut大小只受Ｖｃc大小影響。此時(shí)Ｉc<If*CTR，此工作狀態(tài)用于傳遞邏輯開關(guān)信號。工作在線性狀態(tài)的光耦，Ic=Ｉｆ*CTR，副邊三極管壓降的大小等于Vcc-Ic*RＬ，Vout=Ｉｃ*RL=(Ｖｉn-１.６V)/Ri*CTR*RL,Vout大小直接與Vin成比例，一般用于反饋環(huán)路里面(1.6V是粗略估計(jì)，實(shí)際要按器件資料,后續(xù)１.６V同)。2光耦CＴR

概要:1)對于工作在線性狀態(tài)的光耦要根據(jù)實(shí)際情況分析;2）對于工作在開關(guān)狀態(tài)的光耦要保證光耦導(dǎo)通時(shí)CＴR有一定余量；3)CTR受多個(gè)因素影響。２.1光耦能否可靠導(dǎo)通實(shí)際計(jì)算?舉例分析,例如圖.1中的光耦電路，假設(shè)Ｒｉ=1k,Ｒo＝1ｋ,光耦CTR=50%，光耦導(dǎo)通時(shí)假設(shè)二極管壓降為1.6V，副邊三極管飽和導(dǎo)通壓降Vce=0．4V。輸入信號Vi是5V的方波，

輸出Vcｃ是３．３V。Ｖoｕｔ能得到3．3Ｖ的方波嗎?

我們來算算:If＝(Vi-1.6V)/Ri=3.4mA?副邊的電流限制:Ic’≤CTR*If＝1．7ｍＡ?假設(shè)副邊要飽和導(dǎo)通,那么需要Ic’＝(3.3V–0.4V）／1k＝2.9ｍA,大于電流通道限制，所以導(dǎo)通時(shí),Ｉc會(huì)被光耦限制到１.7ｍA，Vout=Ro*1.7mA=1.7Ｖ所以副邊得到的是１．7V的方波。

為什么得不到３.3V的方波,可以理解為圖.1光耦電路的電流驅(qū)動(dòng)能力小,只能驅(qū)動(dòng)1.7mＡ的電流，所以光耦會(huì)增大副邊三極管的導(dǎo)通壓降來限制副邊的電流到1．7mA。?解決措施:增大If；增大CTR;減小Ic。相應(yīng)措施為：減小Rｉ阻值；更換大CTＲ光耦；增大Rｏ阻值。將上述參數(shù)稍加優(yōu)化,假設(shè)增大Ri到200歐姆,其他一切條件都不變,Vouｔ能得到3.3V的方波嗎？?重新計(jì)算：If=(Vi–1.6V)／Ri＝17mＡ;副邊電流限制Ｉc’≤CTR*Iｆ=8．5mＡ，遠(yuǎn)大于副邊飽和導(dǎo)通需要的電流(2.9mA）,所以實(shí)際Ｉc=2．９ｍＡ。所以，更改Ri后,Vout輸出３.３Ｖ的方波。?開關(guān)狀態(tài)的光耦,實(shí)際計(jì)算時(shí),一般將電路能正常工作需要的最大Iｃ與原邊能提供的最小Ｉf之間Ic/If的比值與光耦的CTR參數(shù)做比較,假如Ｉｃ／Iｆ≤ＣTR，說明光耦能可靠?導(dǎo)通。一般會(huì)預(yù)留一點(diǎn)余量（建議小于CＴR的90%)。工作在線性狀態(tài)令當(dāng)別論。2、輸出特性曲線輸出特性曲線是描述三極管在輸入電流iB保持不變的前提下,集電極電流ｉC和管壓降uCE之間的函數(shù)關(guān)系，即

（5-4）三極管的輸出特性曲線如圖5-7所示。由圖5－７可見，當(dāng)ＩB改變時(shí),iC和uCE的關(guān)系是一組平行的曲線族,并有截止、放大、飽和三個(gè)工作區(qū)。

(1）截止區(qū)IB=０持性曲線以下的區(qū)域稱為截止區(qū)。此時(shí)晶體管的集電結(jié)處在反偏,發(fā)射結(jié)電壓uBE<０，也是處在反偏的狀態(tài)。由于iB=0,在反向飽和電流可忽略的前提下，iC=βiＢ也等于0,晶體管無電流的放大作用。處在截止?fàn)顟B(tài)下的三極管,發(fā)射極和集電結(jié)都是反偏，在電路中如同一個(gè)斷開的開關(guān)。實(shí)際的情況是:處在截止?fàn)顟B(tài)下的三極管集電極有很小的電流ICE0,該電流稱為三極管的穿透電流，它是在基極開路時(shí)測得的集電極-發(fā)射極間的電流，不受iB的控制,但受溫度的影響。（2）飽和區(qū)在圖5-4的三極管放大電路中,集電極接有電阻RC，假如電源電壓VCC一定,當(dāng)集電極電流iC增大時(shí),ｕCE＝ＶCC-iCRC將下降,對于硅管，當(dāng)uＣE

減少到小于０．7Ｖ時(shí)，集電結(jié)也進(jìn)入正向偏置的狀態(tài),集電極吸引電子的能力將下降，此時(shí)iＢ再增大,iＣ幾乎就不再增大了,三極管失去了電流放大作用,處在這種狀態(tài)下工作的三極管稱為飽和。規(guī)定UＣE＝ＵＢE時(shí)的狀態(tài)為臨界飽和態(tài),圖５-7中的虛線為臨界飽和線，在臨界飽和態(tài)下工作的三極管集電極電流和基極電流的關(guān)系為:

（5－1-4)式中的ICS,IＢＳ,UCES分別為三極管處在臨界飽和態(tài)下的集電極電流、基極電流和管子兩端的電壓(飽和管壓降）。當(dāng)管子兩端的電壓UCＥ＜UＣES時(shí),三極管將進(jìn)入深度飽和的狀態(tài)，在深度飽和的狀態(tài)下,iC=βiB的關(guān)系不成立,三極管的發(fā)射結(jié)和集電結(jié)都處在正向偏置會(huì)導(dǎo)電的狀態(tài)下，在電路中如同一個(gè)閉合的開關(guān)。三極管截止和飽和的狀態(tài)與開關(guān)斷、通的特性很相似,數(shù)字電路中的各種開關(guān)電路就是運(yùn)用三極管的這種特性來制作的。（3）放大區(qū)三極管輸出特性曲線飽和區(qū)和截止區(qū)之間的部分就是放大區(qū)。工作在放大區(qū)的三極管才具有電流的放大作用。此時(shí)三極管的發(fā)射結(jié)處在正偏,集電結(jié)處在反偏。由放大區(qū)的特性曲線可見,特性曲線非常平坦，當(dāng)iＢ等量變化時(shí),iC幾乎也按一定比例等距離平行變化。由于iC只受iB控制,幾乎與uCE的大小無關(guān),說明處在放大狀態(tài)下的三極管相稱于一個(gè)輸出電流受IB控制的受控電流源。上述討論的是NPN型三極管的特性曲線,PNP型三極管特性曲線是一組與NPN型三極管特性曲線關(guān)于原點(diǎn)對稱的圖像。1、什么是建立時(shí)間（Tｓｕ)和保持時(shí)間(Th)以上升沿鎖存為例,建立時(shí)間是指在時(shí)鐘翻轉(zhuǎn)之前輸入的數(shù)據(jù)D必須保持穩(wěn)定的時(shí)間；保持時(shí)間是在時(shí)鐘翻轉(zhuǎn)之后輸入數(shù)據(jù)D必須保持穩(wěn)定的時(shí)間［1]。如下圖所示，一個(gè)數(shù)據(jù)要在上升沿被鎖存,那么這個(gè)數(shù)據(jù)就要在時(shí)鐘上升沿的建立時(shí)間和保持時(shí)間內(nèi)保持穩(wěn)定。PCＢＬayｏｕt中的3Ｗ線距原則串?dāng)_(Ｃｒoｓｓtalk)是指信號線之間由于互容(信號線之間的空氣介質(zhì)相稱于容性負(fù)載)，互感(高頻信號的電磁場互相耦合）而產(chǎn)生的干擾，由于這種耦合的存在，當(dāng)一些信號電平發(fā)生變化的時(shí)候，在附近的信號線上就會(huì)感應(yīng)出電壓(噪聲)，在電路設(shè)計(jì)中，克制串?dāng)_最簡樸的方法就是在PＣB

HYＰＥＲLＩNK""\o"ＶiｅwallｐostｓiｎLaｙｏｕt"＼t"＂Layouｔ中遵循３W原則。3W原則是指多個(gè)高速信號線長距離走線的時(shí)候，其間距應(yīng)當(dāng)遵循３W原則，如下圖１所示,3W原則規(guī)定相鄰信號線中心距離不能少于線寬的3倍，據(jù)一些資料記載的,滿足3Ｗ原則能使信號間的串?dāng)_減少７0％。我們在對高速信號，例如DＤＲ３，PCＩＥ，ＳATＡ2等布線的時(shí)候都會(huì)遵循這個(gè)原則。只要是接觸過Lａyouｔ

的人都會(huì)了解差分走線的一般規(guī)定,那就是“等長、等距”。等長是為了保證兩個(gè)差分信號時(shí)刻保持相反極性，減少共模分量；等距則重要是為了保證兩者差分阻抗一致,減少反射?！氨M量靠近原則”有時(shí)候也是差分走線的規(guī)定之一。１1、鎖存器、觸發(fā)器、寄存器三者的區(qū)別。

觸發(fā)器:可以存儲(chǔ)一位二值信號的基本單元電路統(tǒng)稱為“觸發(fā)器”。

鎖存器：一位觸發(fā)器只能傳送或存儲(chǔ)一位數(shù)據(jù)，而在實(shí)際工作中往往希望一次傳送或存儲(chǔ)多位數(shù)據(jù)。為此可把多個(gè)觸發(fā)器的時(shí)鐘輸入端ＣP連接起來，用一個(gè)公共的控制信號來控制,而各個(gè)數(shù)據(jù)端口仍然是各處獨(dú)立地接受數(shù)據(jù)。這樣所構(gòu)成的能一次傳送或存儲(chǔ)多位數(shù)據(jù)的電路就稱為“鎖存器”。

寄存器：在實(shí)際的數(shù)字系統(tǒng)中，通常把可以用來存儲(chǔ)一組二進(jìn)制代碼的同步時(shí)序邏輯電路稱為寄存器。由于觸發(fā)器內(nèi)有記憶功能，因此運(yùn)用觸發(fā)器可以方便地構(gòu)成寄存器。由于一個(gè)觸發(fā)器可以存儲(chǔ)一位二進(jìn)制碼,所以把n個(gè)觸發(fā)器的時(shí)鐘端口連接起來就能構(gòu)成一個(gè)存儲(chǔ)n位二進(jìn)制碼的寄存器。

區(qū)別：從寄存數(shù)據(jù)的角度來年,寄存器和鎖存器的功能是相同的,它們的區(qū)別在于寄存器是同步時(shí)鐘控制,而鎖存器是電位信號控制?？梢?寄存器和鎖存器具有不同的應(yīng)用場合,取決于控制方式以及控制信號和數(shù)據(jù)信號之間的時(shí)間關(guān)系：若數(shù)據(jù)信號有效一定滯后于控制信號有效，則只能使用鎖存器;若數(shù)據(jù)信號提前于控制信號到達(dá)并且規(guī)定同步操作，則可用寄存器來存放數(shù)據(jù)。

Latｃｈ和Regｉstｅr區(qū)別？編程時(shí)如何避免鎖存器?發(fā)布時(shí)間:2023-02－2010:4３：01技術(shù)類別：ＨYPＥＲLIＮＫ"hｔｔｐ:/／bbs.ednchｉna.ｃｏm/BLOG_LIＳT＿10057.ＨTM"CPＬD/FPGA

個(gè)人分類:HYＰERLINK"ｈttｐ://bbs.ednｃｈiｎａ.com/ＢLOＧ＿PERSOＮＡLＣＡT_１0085４_2０232１6.ＨTM"FＰGA1鎖存器Ｌａt(yī)ch和觸發(fā)器flｉpfｌｏｐ鎖存器能根據(jù)輸入端把結(jié)果自行保持；觸發(fā)器是指由時(shí)鐘邊沿觸發(fā)的存儲(chǔ)器單元;

由敏感信號（電平,邊沿）控制的鎖存器就是觸發(fā)器；2、寫電路時(shí),產(chǎn)生鎖存器的因素

ｉｆ語句中,沒有寫ｅlse，默認(rèn)保持原值,產(chǎn)生鎖存器,也許不是想要的結(jié)果；

cａsｅ語句中，沒有寫完整defａult項(xiàng),也容易產(chǎn)生鎖存器;

例子:

ａlways@(aorb）bｅｇinif(ａ)q＝b；end產(chǎn)生了鎖存器，如下沒有鎖存器的情況alｗａys@(aorb)beginif(a)q=ｂ;elseq＝0；eｎｄ3、避免使用D鎖存器，盡量使用Ｄ觸發(fā)器D鎖存器modｕlｅ

teｓt＿latch(y,

a,

b);oｕｔput

y；

input

ａ;

input

ｂ;

reg

y;

aｌwaｙs

＠(a

ｏr

ｂ)

begin

if(a==１’b1)

y=ｂ;

eｎd

eｎdmoｄulｅ

D觸發(fā)器modulｅ

tｅst＿d(ｙ,cｌk,a,b)；

outpｕｔ

y;

inｐut

clｋ；

ｉnpuｔ

a;

ｉｎput

b;

reg

y;

alwaｙs

@(posedge

ｃｌk)

ｂegin

?

if(a=＝1'b1)

y＝b；

end

enｄmodulｅ

從圖8可知,例10相應(yīng)的電路是Ｄ觸發(fā)器。信號a被綜合成D觸發(fā)器的使能端，只有在時(shí)鐘上沿到來且a為高時(shí),b信號的值才干傳遞給a;只要在時(shí)鐘上升沿期間信號b是穩(wěn)定,即使在其他時(shí)候b尚有毛刺,通過Ｄ觸發(fā)器后數(shù)據(jù)是穩(wěn)定的，毛刺被濾除。

6２、寫異步D觸發(fā)器的ｖerｉｌｏg

mｏｄｕle.（揚(yáng)智電子筆試)

module

dfｆ8(clk

,

resｅt,

ｄ,

q);

ｉnput

clk;

iｎpｕt

reｓet;

input

[７:０］

d;

output

[7:0]

q;

ｒeg

[7:0]

q;

always

＠

(poｓedｇe

clk

or

ｐｏsedge

ｒeset)

ｉf（ｒeｓeｔ)

q

<＝

0;

else

q

<=

d;

endmodｕlｅ

63、用D觸發(fā)器實(shí)現(xiàn)2倍分頻的Vｅrilog描述？

(漢王筆試)

modulｅ

diｖｉde２(

ｃｌk

，

clk＿o,

rｅset);

ｉnpｕt

ｃlk

,

reset;

output

clk_o；

ｗire

ｉn;

reg

out

alwａys

＠

(

ｐosｅｄgｅ

ｃlk

or

ｐｏseｄgｅ

resｅｔ）

if

（

resｅt)

out

<=

0;

elｓｅ

ｏut

<=

in；

aｓsｉｇn

iｎ

=

~oｕｔ；

assign

ｃlｋ_o

＝

oｕt;

eｎdmodule

有源濾波器和無源濾波器的原理及區(qū)別？

2023－0１-０9

11:２8

無源濾波器:這種電路重要有無源元件R、L和C組成。

有源濾波器:集成運(yùn)放和R、C組成，具有不用電感、體積小、重量輕等優(yōu)點(diǎn)。集成運(yùn)放的開環(huán)電壓增益和輸入阻抗均很高,輸出電阻小，構(gòu)成有源濾波電路后還具有一定的電壓放大和緩沖作用。但集成運(yùn)放帶寬有限,所以