第七章 存儲器和復雜可編程器件lhc

第7章存儲器和復雜可編程邏輯器件7.1只讀存儲器7.2隨機存取存儲器7.3復雜可編程邏輯器件*7.4現場可編程門陣列*7.5用EDA技術和可編程器件的設計例題教學基本要求：1、掌握半導體存儲器字、位、存儲容量、地址等基本概念；2、掌握RAM、ROM的工作原理及典型應用；3、了解存儲器的存儲單元的組成及工作原理；4、了解CPLD、FPGA的結構及實現邏輯功能的編程原理。概述半導體存儲器能存放大量二值信息的半導體器件。存儲器的主要性能指標:存取時間多長——存儲速度存儲數據量多大——存儲容量

可編程邏輯器件是一種通用器件，其邏輯功能是由用戶通過對器件的編程來設定的。它具有集成度高、結構靈活、處理速度快、可靠性高等優(yōu)點。7.1只讀存儲器7.1.1ROM的定義與基本結構7.1.2二維譯碼7.1.3可編程ROM7.1.4集成電路ROM7.1.5ROM的讀操作與定時圖7.1.6ROM應用舉例存儲器

RAM(Random-AccessMemory)

ROM(Read-OnlyMemory)RAM(隨機存取存儲器):

在運行狀態(tài)可以隨時進行讀或寫操作。存儲的數據必須有電源供應才能保存,一旦掉電,數據全部丟失。ROM(只讀存儲器)：在正常工作狀態(tài)只能讀出信息。斷電后信息不會丟失，常用于存放固定信息（如程序、常數等）。固定ROM

可編程ROM

PROM

EPROM

E2PROM

SRAM

(StaticRAM)：靜態(tài)RAMDRAM

(DynamicRAM)：動態(tài)RAM1.存儲器的分類2.幾個基本概念存儲容量：存儲二值信息的總量。字數：字的總量。字長（位數）：表示一個信息二進制碼的位數稱為一個字，字的位數稱為字長。存儲容量M＝字數×位數地址：每個字的編號。字數=2n（n為存儲器外部地址線的線數）

只讀存儲器，工作時內容只能讀出，不能隨時寫入，所以稱為只讀存儲器(Read-OnlyMemory)。ROM的分類:按寫入情況劃分

固定ROM可編程ROMPROM

EPROM

E2PROM

按存貯單元中器件劃分

二極管ROM三極管ROMMOS管ROM7.1.1ROM的定義與基本結構存儲矩陣7.1.1ROM的定義與基本結構數據輸出

控制信號輸入

輸出控制電路

地址譯碼器地址輸入地址譯碼器存儲矩陣

輸出控制電路1）ROM（二極管PROM）結構示意圖存儲矩陣位線字線輸出控制電路M=44地址譯碼器字線與位線的每個交點都是一個存儲單元。交點處有二極管相當存1，無二極管相當存0。當OE=1時:輸出為高阻狀態(tài)。000101111101111010001101地址A1

A0

D3

D2

D1

D0

內容當OE=0時:字線存儲矩陣位線字線與位線的每個交點都是一個存儲單元。交點處有MOS管相當存0，無MOS管相當存1。7.1.2二維譯碼思考題：該存儲器的容量是多少?7.1.3可編程ROM256個存儲單元排成1616的矩陣：行譯碼器從16行中選出要讀的一行；列譯碼器再從選中的一行存儲單元中選出要讀的一列的一個存儲單元。如選中的存儲單元的MOS管的浮柵注入了電荷，該管截止，讀得1；相反讀得0。（256

1位EPROM）7.1.4集成電路ROMAT27C010128K×8位ROM

編程選通信號輸出使能控制片選信號

工作模式A16~A0

VPP

D7~D0

讀00XAi

X數據輸出輸出無效X1XXX高阻等待1XXAi

X高阻快速編程010Ai

VPP

數據輸入編程校驗001Ai

VPP

數據輸出7.1.5ROM的讀操作和定時圖（2）加入有效的片選信號（3）使輸出使能信號有效，經過一定延時后，有效數據出現在數據線上；

（4）讓片選信號或輸出使能信號無效，經過一定延時后數據線呈高阻態(tài)，本次讀出結束。

（1）欲讀取單元的地址加到存儲器的地址輸入端；（1）用于存儲固定的專用程序（2）利用ROM可實現查表或碼制變換等功能

查表功能——查某個角度的三角函數。

把變量值（角度）作為地址碼，其對應的函數值作為存放在該地址內的數據，這稱為“造表”。使用時，根據輸入的地址(角度)，就可在輸出端得到所需的函數值，這就稱為“查表”。

碼制變換——把欲變換的編碼作為地址，把最終的目的編碼作為相應存儲單元中的內容即可。7.1.6ROM應用舉例C

I3I2I1I0

二進制碼

O3O2O1O0

格雷碼

C

I3I2I1I0

格雷碼

O3O2O1O0

二進制碼

0

0000

0000

1

0000

0000

0

0001

0001

1

0001

0001

0

0010

0011

1

0010

0011

0

0011

0010

1

0011

0010

0

0100

0110

1

0100

0111

0

0101

0111

1

0101

0110

0

0110

0101

1

0110

0100

0

0111

0100

1

0111

0101

0

1000

1100

1

1000

1111

0

1001

1101

1

1001

1110

0

1010

1111

1

1010

1100

0

1011

1110

1

1011

1101

0

1100

1010

1

1100

1000

0

1101

1011

1

1101

1001

0

1110

1001

1

1110

1011

0

1111

1000

1

1111

1010

用ROM實現二進制碼與格雷碼相互轉換的電路C

(A4)

I3I2I1I0

(A3A2A1A0)

二進制碼

O3O2O1O0

(D3D2D1D0)

格雷碼

C

(A4)

I3I2I1I0

(A3A2A1A0)格雷碼

O3O2O1O0

(D3D2D1D0)

二進制碼

0

0000

0000

1

0000

0000

0

0001

0001

1

0001

0001

0

0010

0011

1

0010

0011

0

0011

0010

1

0011

0010

0

0100

0110

1

0100

0111

0

0101

0111

1

0101

0110

0

0110

0101

1

0110

0100

0

0111

0100

1

0111

0101

0

1000

1100

1

1000

1111

0

1001

1101

1

1001

1110

0

1010

1111

1

1010

1100

0

1011

1110

1

1011

1101

0

1100

1010

1

1100

1000

0

1101

1011

1

1101

1001

0

1110

1001

1

1110

1011

0

1111

1000

1

1111

1010

C=A4

I3I2I1I0=A3A2A1A0

O3O2O1O0=D3D2D1D0

用ROM實現二進制碼與格雷碼相互轉換的電路

存儲器的字長與數據結構課程所講的字長完全一樣嗎？

討論：7.1.1(2)7.1.2(1)作業(yè)：7.2隨機存取存儲器7.2.1靜態(tài)隨機存取存儲器7.2.2同步靜態(tài)隨機存取存儲器7.2.4存儲器容量的擴展

7.2.3動態(tài)隨機存取存儲器

7.2.1靜態(tài)隨機存取存儲器(SRAM)1.SRAM的基本結構CE

OE

WE

=1XX高阻CE

OE

WE

=00X輸入CE

OE

WE

=010輸出CE

OE

WE

=011高阻SRAM的工作模式

工作模式

CE

WE

OE

I/O

0~I/O

m-1

保持(微功耗)

1

X

X

高阻

讀

0

1

0

數據輸出

寫

0

0

X

數據輸入

輸出無效

0

1

1

高阻

2.SRAM存儲單元靜態(tài)SRAM(StaticRAM)雙穩(wěn)態(tài)存儲單元電路列存儲單元公用的門控制管，與讀寫控制電路相接Yj＝1時導通本單元門控制管:控制觸發(fā)器與位線的接通。Xi=1時導通來自列地址譯碼器的輸出來自行地址譯碼器的輸出T5、T6導通

T7

、T8均導通Xi=1Yj=1觸發(fā)器的輸出與數據線接通，該單元通過數據線讀取數據。觸發(fā)器與位線接通（a）（b）

3.SRAM的讀寫操作及時序圖讀操作時序圖3.SRAM的讀寫操作及時序圖寫操作時序圖7.2.2同步靜態(tài)隨機存取存儲器（SSRAM）SSRAM是一種高速RAM。與SRAM不同,SSRAM的讀寫操作是在時鐘脈沖節(jié)拍控制下完成的。寄存地址線上的地址寄存要寫入的數據ADV=0:普通模式讀寫ADV=1:叢發(fā)模式讀寫

=0:寫操作

=1:讀操作

寄存各種使能控制信號，生成最終的內部讀寫控制信號；2位二進制計數器,處理A1A0ADV=0:普通模式讀寫片選無效=0:寫操作WE

=1:讀操作WE

普通模式讀寫模式:在每個時鐘有效沿鎖存輸入信號,在一個時鐘周期內,由內部電路完成數據的讀(寫)操作。讀A1地址單元數據I/O輸出A1數據;開始讀A2數據I/O輸出A2數據;開始讀A3數據I/O輸出A6數據;開始讀A7數據開始讀A4地址單元數據I/O輸入A5數據;開始寫A6數據I/O輸出A4數據;開始寫A5數據,讀A2地址單元數據叢發(fā)模式讀A2+1中的數據叢發(fā)模式讀A2+2中的數據叢發(fā)模式讀A2+3中的數據叢發(fā)模式重新讀A2中的數據

ADV=1:叢發(fā)模式讀寫叢發(fā)模式讀寫模式：在有新地址輸入后,自動產生后續(xù)地址進行讀寫操作,地址總線讓出。讀A1地址單元數據叢發(fā)模式讀A1+1中的數據叢發(fā)模式讀A1+2中的數據在由SSRAM構成的計算機系統(tǒng)中，由于在時鐘有效沿到來時，地址、數據、控制等信號被鎖存到SSRAM內部的寄存器中，因此讀寫過程的延時等待均在時鐘作用下，由SSRAM內部控制完成。此時，系統(tǒng)中的微處理器在讀寫SSRAM的同時，可以處理其他任務，從而提高了整個系統(tǒng)的工作速度。

SSRAM的使用特點：

1、動態(tài)存儲單元及基本操作原理

T

存儲單元寫操作:X=1=0T導通，電容器C與位線B連通輸入緩沖器被選通，數據DI經緩沖器和位線寫入存儲單元如果DI為1，則向電容器充電，C存1;反之電容器放電,C存0。

刷新R行選線X讀/寫輸出緩沖器/靈敏放大器刷新緩沖器輸入緩沖器位線B7.2.3動態(tài)隨機存取存儲器C讀操作:X=1=1T導通，電容器C與位線B連通輸出緩沖器/靈敏放大器被選通，C中存儲的數據通過位線和緩沖器輸出。

T

刷新R行選線X輸出緩沖器/靈敏放大器刷新緩沖器輸入緩沖器位線B每次讀出后，必須及時對讀出單元刷新，即此時刷新控制R也為高電平，則讀出的數據又經刷新緩沖器和位線對電容器C進行刷新。思考題：RAM屬于PLD嗎？

7.2.4存儲容量的擴展

位擴展可以利用芯片的并聯方式實現。···CE┇A11

A0

···WE

D0D1

D2

D3

WE

CEA0

A11

4K×4位I/O0I/O1I/O2I/O3

D12D13D14D15

CEA0

A11

4K×4位I/O0I/O1I/O2I/O3

WE

1.字長（位數）的擴展——用4KX4位的芯片組成4K×16位的存儲系統(tǒng)。2.字數的擴展—用8KX8位的芯片組成32KX8位的存儲系統(tǒng)。RAMD0D7A0A12CE芯片數=4RAMD0D7A0A12CERAMD0D7A0A12CERAMD0D7A0A12CE系統(tǒng)地址線數=15系統(tǒng):A0~A14

A13~A14?2000H2001H2002H┇3FFFH4000H400H4002H┇5FFFH6000H6001H6002H┇7FFFH0000H0001H0002H┇1FFFH芯片:A0~A12

32K×8位存儲器系統(tǒng)的地址分配表各RAM芯片譯碼器有效輸出端擴展的地址輸入端A14A13

8K×8位RAM芯片地址輸入端

A12A11A10A9A8A7A6A5A4A3A2A1A0

對應的十六進制地址碼

Ⅰ

00

00000

0

0

0

0

0

0

0

000000

0

0

0

0

0

0

0

100000

0

0

0

0

0

0

1

0┇11111

1

1

1

1

1

1

1

10000H0001H0002H┇1FFFH

Ⅱ

01

00000

0

0

0

0

0

0

0

000000

0

0

0

0

0

0

0

100000

0

0

0

0

0

0

1

0┇11111

1

1

1

1

1

1

1

12000H2001H2002H┇3FFFH

Ⅲ

10

00000

0

0

0

0

0

0

0

000000

0

0

0

0

0

0

0

100000

0

0

0

0

0

0

1

0┇11111

1

1

1

1

1

1

1

14000H400H4002H┇5FFFH

Ⅳ

Y0

Y1

Y2

Y3

11

00000

0

0

0

0

0

0

0

000000

0

0

0

0

0

0

0

100000

0

0

0

0

0

0

1

0┇11111

1

1

1

1

1

1

1

16000H6001H6002H┇7FFFH字數的擴展可以利用外加譯碼器控制存儲器芯片的片選輸入端來實現?！?/p>

你接觸過哪些類型的存儲器？對其原理與使用方法有何體會？

討論：7.2.47.2.5作業(yè)：7.3 復雜可編程邏輯器件7.3.1CPLD的結構

7.3.2CPLD編程簡介

7.3 復雜可編程邏輯器件(CPLD)每個塊之間可以使用可編程內部連線(或者稱為可編程的開關矩陣)實現相互連接。CPLD器件內部含有多個邏輯塊，每個邏輯塊都相當于一個GAL器件;與PAL、GAL相比，CPLD的集成度更高，有更多的輸入端、乘積項和更多的宏單元;7.3.1CPLD的結構更多乘積項、更多宏單元、更多的輸入信號。通用的CPLD器件邏輯塊的結構

內部

可編

程連

線區(qū)

n

宏單元

1

宏單元

2

宏單元

3

·

·

·

可編

程乘

積項

陣列

乘積

項分

配

宏單元

m

內部

可編

程連

線區(qū)

m

m

I/O

塊

XilinxXG500:90個36變量的乘積項,宏單元36個AlteraMAX7000:80個3