XIN第04章主存儲器與存儲系統(tǒng)42

1第4章主存儲器與存儲系統(tǒng)4.1存儲器基本概念4.2半導(dǎo)體存儲器的結(jié)構(gòu)和原理4.3高速存儲器4.4Cache存儲器4.5虛擬存儲器本章主要內(nèi)容（2）教學目的與要求掌握存儲器與CPU的連接方法重點掌握存儲器擴展方法：

位擴展、字擴展、字位擴展理解高速存儲器的實現(xiàn)原理234.2.3存儲器與CPU的連接計算機系統(tǒng)中，存儲器芯片與CPU之間的連接，實質(zhì)上就是其與數(shù)據(jù)總線、地址總線和控制總線三種系統(tǒng)總線的連接。讀/寫Readynk地址總線數(shù)據(jù)總線控制總線CPUARDR主存儲器CPU訪問主存44.2.3存儲器與CPU的連接在構(gòu)成存儲系統(tǒng)時，由于存儲芯片的容量有限，單個芯片往往不能滿足存儲器位數(shù)(數(shù)據(jù)線的位數(shù))或字數(shù)(存儲單元的個數(shù))的要求，需要用多個存儲芯片進行組合。這種組合稱為存儲器的擴展：位擴展字擴展字位擴展51．存儲器的位擴展位擴展是指存儲器的字長小于應(yīng)用系統(tǒng)的存儲要求。這是一種將存儲器芯片并聯(lián)使用的方法。方法：在給定的芯片中選擇合適的芯片，確定它們的使用數(shù)量；將芯片的地址線、讀寫控制線與CPU的對應(yīng)信號線連接；將數(shù)據(jù)線拼接成要求的數(shù)據(jù)寬度，并將芯片的片選信號并聯(lián)連接。6位擴展舉例用Intel2114(1K×4bit)SRAM芯片擴展成為1K×8bit容量的存儲器。根據(jù)擴展要求需要選用2片2114。72．存儲器的字擴展如果單個芯片不能滿足容量的要求，需要采用多片存儲器進行字數(shù)擴充，即字擴展。字擴展的一般方法是：在給定的芯片中選擇合適的芯片，并確定使用數(shù)量；將芯片的地址線、讀寫控制線、數(shù)據(jù)線與CPU對應(yīng)信號線連接；由剩余的CPU高位地址形成片選信號，接至各芯片的片選端。8片選信號的產(chǎn)生方法線選法部分譯碼法全譯碼法其中部分譯碼法和全譯碼法又可統(tǒng)稱為譯碼法。需要注意，片選信號產(chǎn)生方法不同，存儲器連接和空間地址也不同。9字擴展舉例某CPU的尋址空間為64K，即有16根地址線?，F(xiàn)要求采用Intel2716(2K×8bit)擴展為8K×8bit存儲器。不同的片選方式對CPU剩余的5根地址線的處理是不同的。10(1)線選法線選法是指利用地址總線的剩余高位地址線直接作為存儲器芯片的片選信號，低位地址線和存儲器地址線相連。用低位地址線對每片內(nèi)的存儲單元進行尋址，所需地址線由每片的單元數(shù)確定。11線選法擴展存儲器容量12線選法地址范圍芯片A15A14A13A12A11A10….A0地址范圍#1×11100….0×11101….17000H~77FFH#2×11010….0×11011….16800H~6FFFH#3×10110….0×10111….15800H~5FFFH#4×01110….0×01111….13800H~3FFFH13(2)譯碼法譯碼法仍采用低位地址線對每片內(nèi)的存儲單元進行尋址，高位地址線經(jīng)過譯碼器譯碼后作為各芯片的片選信號。14(2)譯碼法全譯碼法將所有剩余的高位地址線作為譯碼器的輸入，譯碼輸出產(chǎn)生片選信號。部分譯碼只將其中一部分剩余的高位地址線作為譯碼器的輸入，譯碼輸出產(chǎn)生片選信號。15部分譯碼的連接方案16部分譯碼法地址范圍芯片A15A14A13A12A11A10….A0地址范圍#1×××000….0×××001….10000H~07FFH#2×××010….0×××011….10800H~0FFFH#3×××100….0×××101….11000H~17FFH#4×××110….0×××111….11800H~1FFFH173．字位擴展字位擴展是指存儲器芯片的字長和容量都不能滿足應(yīng)用系統(tǒng)的存儲要求。擴展方法：選擇芯片先進行位擴展，擴展成“組”，使得“組”的字長達到要求的字長；再用“組”進行字擴展，按照字擴展的方法將字數(shù)增加到目標數(shù)量。18全譯碼法擴展存儲器字長和容量19全譯碼法地址范圍芯片A19A18A17A16A15A14….A0地址范圍組1

000000….0000001….10000H~7FFFH組2000010….0000011….18000H~FFFFH204.3 高速存儲器4.3.1 雙端口存儲器雙端口存儲器采用并行獨立操作，是一種高速存儲器，最大特點是可實現(xiàn)存儲數(shù)據(jù)共享。存儲器具有兩組相互獨立的數(shù)據(jù)線、地址線和讀寫控制線電路，稱為左端口和右端口。在不附加其它控制電路的情況下，各自端口可對片內(nèi)任意單元進行互不干擾的讀操作和寫操作。21雙端口存儲器的結(jié)構(gòu)22芯片的讀寫控制無沖突讀寫控制有沖突讀寫控制仲裁法地址仲裁法234.3.2多體交叉存儲器多體交叉存儲器由多個存儲體組成，每個存儲體都有自己獨立的地址寄存器、數(shù)據(jù)寄存器和讀寫控制電路，稱為“存儲模塊”。存儲模塊獨立編址地并行工作，可在一個工作周期(或略長)讀出多個主存字，從而提高了數(shù)據(jù)帶寬。24多體交叉存儲器251．高位交叉存儲器存儲器的地址由n位構(gòu)成，高位交叉存儲器將地址的高位段(假設(shè)n-m位)分別指向不同的存儲體，低位地址(m位)用于選擇一個存儲體中的不同存儲單元。261．高位交叉存儲器高位交叉存儲器中，相鄰地址的存儲單元分布在相同的存儲體中，從而當訪問兩個相鄰或相近的存儲單元時，由于這兩個存儲單元在同一個存儲體中，因此不能并行工作。高位交叉存儲器一般適用于共享存儲器的多機系統(tǒng)。272．低位交叉存儲器低位交叉方式與高位交叉方式相反，它將地址的低位段分別指向不同的存儲體，高位地址段用于選擇一個存儲體中的不同存儲單元。282．低位交叉存儲器低位交叉存儲器中，相鄰地址的存儲單元分布在不同的存儲體。當訪問地址相鄰的數(shù)據(jù)，如數(shù)組等時，可實現(xiàn)并行操作。該方法通常適用于單處理器的高速數(shù)據(jù)存取、Cache等。29模4交叉編址存儲體地址編址序列對應(yīng)二進制地址最低位M00，4，8，12，…00M11，5，9，13，…01M22，6，10，14，…10M33，7，11，15，…1130模4存儲體分時工作時序?qū)γ總€存儲體而言，連續(xù)兩次存取時間間隔仍為單個存儲體的存取周期。314.3.3相聯(lián)存儲器相聯(lián)存儲器(AssociativeMemory)是一種不根據(jù)地址，而根據(jù)存儲內(nèi)容進行存取的存儲器。數(shù)據(jù)寫入按順序進行，不需要地址。數(shù)據(jù)讀出時，要求CPU給出一個關(guān)鍵字，用它與存儲器中的所有內(nèi)容或部分內(nèi)容進行比較，若有內(nèi)容相等，則讀出此單元數(shù)據(jù)。32相聯(lián)存儲器組成存儲體：高速半導(dǎo)體存儲器構(gòu)成。檢索寄存器CR：用來存放檢索字，位數(shù)與相聯(lián)存儲器的存儲單元位數(shù)相同。屏蔽寄存器MR：用來存放屏蔽碼，位數(shù)與檢索寄存器位數(shù)相同。當要求按照檢索字的部分內(nèi)容檢索時，則將MR中需要比較的對應(yīng)位設(shè)置成“1”，不需要比較的位設(shè)置為“0”。這里，置“1”的字段稱為關(guān)鍵字段。33相聯(lián)存儲器組成查找結(jié)果寄存器SRR：當按檢索項內(nèi)容檢索存儲體時，SRR用來存放符合檢索要求的單元地址，其位數(shù)等于相聯(lián)存儲器的字長，每一位對應(yīng)一個存儲單元，位的序數(shù)即為相聯(lián)存儲器的單元地址。比較時，若比較結(jié)果第i個字