第8章有限狀態(tài)機設(shè)計技術(shù)

第8章有限狀態(tài)機設(shè)計技術(shù)

時序電路的特點與組成時序電路中任一時刻的輸出，不僅取決于當(dāng)時的輸入，還取決于電路原來的狀態(tài)，即與過去的輸入情況有關(guān)。存儲電路組合邏輯電路…………x1xnz1zmq1qjy1yk同步時序邏輯電路所有觸發(fā)器的狀態(tài)變化都是在同一時鐘信號作用下同時發(fā)生的。8.1Verilog狀態(tài)機的一般形式8.1.1狀態(tài)機的特點與優(yōu)勢

（1）高效的順序控制模型。（2）容易利用現(xiàn)成的EDA工具進(jìn)行優(yōu)化設(shè)計。（3）系統(tǒng)性能穩(wěn)定。（4）設(shè)計實現(xiàn)效率高。（5）高速性能。（6）高可靠性能。8.1Verilog狀態(tài)機的一般形式8.1.2狀態(tài)機的一般結(jié)構(gòu)

1.說明部分

8.1Verilog狀態(tài)機的一般形式8.1.2狀態(tài)機的一般結(jié)構(gòu)

2.主控時序過程

3.主控組合過程8.1Verilog狀態(tài)機的一般形式8.1.2狀態(tài)機的一般結(jié)構(gòu)

4.輔助過程接下頁8.1Verilog狀態(tài)機的一般形式接上頁8.1Verilog狀態(tài)機的一般形式8.1.2狀態(tài)機的一般結(jié)構(gòu)

4.輔助過程8.1Verilog狀態(tài)機的一般形式8.1.3初始控制與表述

8.2Moore型狀態(tài)機及其設(shè)計Moore機模型:狀態(tài)寄存器次態(tài)邏輯輸出邏輯輸出輸入時鐘Mealy機模型：狀態(tài)寄存器次態(tài)邏輯輸出邏輯輸出輸入時鐘這里就是Moore狀態(tài)機和Mealy的不同所在,Mealy機模型的輸出與輸入有關(guān)。Mealy:輸出狀態(tài)不僅與存儲電路的狀態(tài)Q有關(guān)，而且與外部輸入X也有關(guān)。Moore:輸出狀態(tài)僅與存儲電路的狀態(tài)Q有關(guān)，而與輸入X無直接關(guān)系?；蛘邲]有單獨的輸出。8.2Moore型狀態(tài)機及其設(shè)計

8.2.1多過程結(jié)構(gòu)型狀態(tài)機

8.2Moore型狀態(tài)機及其設(shè)計

8.2.1多過程結(jié)構(gòu)型狀態(tài)機

8.2Moore型狀態(tài)機及其設(shè)計

8.2.1多過程結(jié)構(gòu)型狀態(tài)機

8.2Moore型狀態(tài)機及其設(shè)計

8.2.1多過程結(jié)構(gòu)型狀態(tài)機

接下頁8.2Moore型狀態(tài)機及其設(shè)計

8.2.1多過程結(jié)構(gòu)型狀態(tài)機

接上頁8.2Moore型狀態(tài)機及其設(shè)計

8.2.1多過程結(jié)構(gòu)型狀態(tài)機

8.2Moore型狀態(tài)機及其設(shè)計

8.2.1多過程結(jié)構(gòu)型狀態(tài)機

8.2.2序列檢測器及其狀態(tài)機設(shè)計

8.2Moore型狀態(tài)機及其設(shè)計

8.2.2序列檢測器及其狀態(tài)機設(shè)計

8.3Mealy型狀態(tài)機設(shè)計接下頁8.3Mealy型狀態(tài)機設(shè)計接上頁8.3Mealy型狀態(tài)機設(shè)計8.3Mealy型狀態(tài)機設(shè)計接下頁8.3Mealy型狀態(tài)機設(shè)計接上頁8.3Mealy型狀態(tài)機設(shè)計8.3Mealy型狀態(tài)機設(shè)計8.3Mealy型狀態(tài)機設(shè)計8.3Mealy型狀態(tài)機設(shè)計8.4SystemVerilog的枚舉類型應(yīng)用

8.5狀態(tài)機圖形編輯設(shè)計8.5狀態(tài)機圖形編輯設(shè)計8.5狀態(tài)機圖形編輯設(shè)計8.5狀態(tài)機圖形編輯設(shè)計8.5狀態(tài)機圖形編輯設(shè)計8.5狀態(tài)機圖形編輯設(shè)計8.5狀態(tài)機圖形編輯設(shè)計8.5狀態(tài)機圖形編輯設(shè)計8.6不同編碼類型狀態(tài)機

8.6.1直接輸出型編碼

8.6不同編碼類型狀態(tài)機

8.6.1直接輸出型編碼

8.6不同編碼類型狀態(tài)機

8.6.1直接輸出型編碼

接下頁8.6不同編碼類型狀態(tài)機

8.6.1直接輸出型編碼

接上頁8.6不同編碼類型狀態(tài)機

8.6.1直接輸出型編碼

8.6不同編碼類型狀態(tài)機

8.6.2用宏定義語句定義狀態(tài)編碼

接下頁8.6不同編碼類型狀態(tài)機

8.6.2用宏定義語句定義狀態(tài)編碼

接上頁8.6不同編碼類型狀態(tài)機

8.6.2用宏定義語句定義狀態(tài)編碼

8.6不同編碼類型狀態(tài)機

8.6.3宏定義命令語句

8.6不同編碼類型狀態(tài)機

8.6.4順序編碼

8.6不同編碼類型狀態(tài)機

8.6.5一位熱碼編碼

8.6.6狀態(tài)編碼設(shè)置

1.用戶自定義方式8.6不同編碼類型狀態(tài)機

2.用屬性定義語句設(shè)置8.6不同編碼類型狀態(tài)機

2.用屬性定義語句設(shè)置8.6不同編碼類型狀態(tài)機

3.直接設(shè)置方法

8.7安全狀態(tài)機設(shè)計8.7安全狀態(tài)機設(shè)計8.7.1狀態(tài)導(dǎo)引法

8.7安全狀態(tài)機設(shè)計8.7.2狀態(tài)編碼監(jiān)測法

8.7.3借助EDA工具自動生成安全狀態(tài)機

8.8硬件數(shù)字技術(shù)排除毛刺

8.8.1延時方式去毛刺

8.8硬件數(shù)字技術(shù)排除毛刺

8.8.1延時方式去毛刺

8.8硬件數(shù)字技術(shù)排除毛刺

8.8.2邏輯方式去毛刺

8.8硬件數(shù)字技術(shù)排除毛刺

8.8.2邏輯方式去毛刺

8.8硬件數(shù)字技術(shù)排除毛刺

8.8.3定時方式去毛刺

8.8硬件數(shù)字技術(shù)排除毛刺

8.8.3定時方式去毛刺

參考書[1]MichaelD.Ciletti,VerilogHDL高級數(shù)字設(shè)計,電子工業(yè)出版社,2010AdvancedDigitalDesignwithVerilogHDL.(第4、5章)[2]VerilogHDL數(shù)字設(shè)計與綜合,夏宇聞等譯,電子工業(yè)出版社,2004[3]數(shù)字集成系統(tǒng)的結(jié)構(gòu)化設(shè)計與高層次綜合,清華大學(xué)出版社,2000習(xí)題實驗與設(shè)計

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