第5章門電路與組合邏輯電路

（2-1）第五章門電路和組合邏輯電路§5.1概述§5.2半導(dǎo)體二極管和三級(jí)管的開關(guān)特性§5.3最簡(jiǎn)單的與、或、非門電路§5.4TTL門電路§5.5組合邏輯電路的分析方法和設(shè)計(jì)方法§5.6常用的組合邏輯電路§5.7組合邏輯電路中的競(jìng)爭(zhēng)-冒險(xiǎn)現(xiàn)象（2-2）§5.1概述用以實(shí)現(xiàn)基本邏輯運(yùn)算或復(fù)合邏輯運(yùn)算的單元電路，稱為門電路。常用的門電路有：與門、或門、非門、與非門、或非門、與或非門、異或門、同或門等等。（2-3）在電子電路中，用高、低電平分別表示邏輯1和0兩種邏輯狀態(tài)。正邏輯：高電平表示“1”，低電平表示“0”負(fù)邏輯：高電平表示“0”，低電平表示“1”

在本書中，采用的是正邏輯。（2-4）獲得高低電平的基本原理：ViVo+UCCRS輸入信號(hào)輸出信號(hào)開關(guān)S打開，Vo=+UCC，輸出高電平；開關(guān)S閉合，Vo=0，輸出低電平；在電子電路中，開關(guān)S是用半導(dǎo)體二極管或三極管實(shí)現(xiàn)的——二極管或三極管的開關(guān)作用。（2-5）§5.2半導(dǎo)體二極管和三極管的開關(guān)特性5.1.1半導(dǎo)體二極管的開關(guān)特性二極管的單向?qū)щ娦?，即外加正向電壓時(shí)二極管導(dǎo)通，外加反向電壓時(shí)二極管截止。——相當(dāng)于一個(gè)受外加電壓極性控制的開關(guān)。R+UCCS+_uiui+_uo當(dāng)ui=UCC時(shí)，二極管截止，開關(guān)S斷開，uo=+UCC，輸出“1”；（2-6）R+UCCS+_uiui+_uo§5.2半導(dǎo)體二極管和三極管的開關(guān)特性5.1.1半導(dǎo)體二極管的開關(guān)特性二極管的單向?qū)щ娦?，即外加正向電壓時(shí)二極管導(dǎo)通，外加反向電壓時(shí)二極管截止。——相當(dāng)于一個(gè)受外加電壓極性控制的開關(guān)。高、低電平有一個(gè)允許的電壓范圍，而不是某個(gè)特定的電壓值。當(dāng)ui=0時(shí)，二極管導(dǎo)通，開關(guān)S閉合，uo=0，輸出“0”；（2-7）RBEBRCTIBIC＋－UCE+UCCIC(mA)1234UCE(V)36912IB=020A40A60A80A100AQUCC1、放大狀態(tài)發(fā)射結(jié)正偏，集電結(jié)反偏。5.2.2半導(dǎo)體三極管的開關(guān)特性（2-8）RBEBRCTIBIC＋－UCE+UCCIC(mA)1234UCE(V)36912IB=020A40A60A80A100AQUCCQ1靜態(tài)工作點(diǎn)Q上升，上升到Q1時(shí)，晶體管進(jìn)入飽和狀態(tài)。晶體管失去了電流放大作用。2、飽和狀態(tài)5.2.2半導(dǎo)體三極管的開關(guān)特性（2-9）RBEBRCTIBIC＋－UCE+UCCIC(mA)1234UCE(V)36912IB=020A40A60A80A100AQUCCQ12、飽和狀態(tài)集電結(jié)正向偏置5.2.2半導(dǎo)體三極管的開關(guān)特性（2-10）RBEBRCTIBIC＋－UCE+UCC飽和狀態(tài)的特征：晶體管飽和狀態(tài)的開關(guān)作用：當(dāng)晶體管飽和時(shí)，UCE(sat)≈0，發(fā)射極與集電極之間如同一個(gè)開關(guān)接通，其間電阻很小。5.2.2半導(dǎo)體三極管的開關(guān)特性（2-11）RBEBRCTIBIC＋－UCE+UCCIC(mA)1234UCE(V)36912IB=020A40A60A80A100AQUCCQ1靜態(tài)工作點(diǎn)Q下降，下降到Q2時(shí)，晶體管進(jìn)入截止?fàn)顟B(tài)。3、截止?fàn)顟B(tài)Q25.2.2半導(dǎo)體三極管的開關(guān)特性（2-12）RBEBRCTIBIC＋－UCE+UCCIC(mA)1234UCE(V)36912IB=020A40A60A80A100AQUCCQ1Q2晶體管截止?fàn)顟B(tài)的開關(guān)作用：當(dāng)晶體管截止時(shí)，IC≈0，發(fā)射極與集電極之間如同一個(gè)開關(guān)斷開，其間電阻很大。5.2.2半導(dǎo)體三極管的開關(guān)特性（2-13）R1R2AF+uccuAtuFt+ucc0.3V三極管的開關(guān)特性：5.2.2半導(dǎo)體三極管的開關(guān)特性（2-14）總結(jié)：數(shù)字電路就是利用晶體管的開關(guān)作用進(jìn)行工作的。晶體管時(shí)而從截止躍變到飽和，時(shí)而從飽和躍變到截止；不是工作在飽和狀態(tài)，就是工作在截止?fàn)顟B(tài)，只是在飽和和截止兩種工作狀態(tài)轉(zhuǎn)換的瞬間才經(jīng)過放大狀態(tài)。5.2.2半導(dǎo)體三極管的開關(guān)特性（2-15）§5.3最簡(jiǎn)單的與、或、非門電路在電子電路中，邏輯門電路是由半導(dǎo)體二極管或三極管實(shí)現(xiàn)的，在邏輯門電路中，有分立元件電路，也有集成門電路。（2-16）二極管與門YDADBAB+12V共有22個(gè)邏輯狀態(tài)5.3.1二極管與門電路（2-17）二極管與門YDADBAB+12V5.3.1二極管與門電路共有22個(gè)邏輯狀態(tài)A＆BY“與”門圖形符號(hào)（2-18）二極管或門YD1D2AB-12V共有22個(gè)邏輯狀態(tài)5.3.2二極管或門電路（2-19）二極管或門YD1D2AB-12V共有22個(gè)邏輯狀態(tài)A≥1BY“或”門圖形符號(hào)5.3.2二極管或門電路（2-20）R1DR2AY+12V+3V晶體管非門嵌位二極管共有2個(gè)邏輯狀態(tài)5.3.3三極管非門電路（2-21）R1DR2AY+12V+3V晶體管非門嵌位二極管共有2個(gè)邏輯狀態(tài)A1Y“非”門圖形符號(hào)5.3.3三極管非門電路（2-22）R1DR2Y+12V+3V晶體管“非”門“與非”門全“1”出“0”有“0”出“1”D1D2AB+12V二極管“與”門Y1“與非”門圖形符號(hào)A＆BY與非門電路（2-23）R1DR2Y+12V+3V晶體管“非”門“或非”門全“0”出“1”有“1”出“0”“或非”門圖形符號(hào)A≥1BY二極管或門YD1D2AB-12V或非門電路（2-24）AB例：兩輸入端的與門、或門、與非門、或非門對(duì)應(yīng)下列輸入波形的輸出波形分別如下：與門或門與門：全1才1；或門：有1就1與非門或非門與非門：有低必高，全高才低；或非門：有高必低，全低才高（2-25）分離元件門電路缺點(diǎn)1、體積大、工作不可靠。2、需要不同電源。3、各種門的輸入、輸出電平不匹配。（2-26）§5.4TTL門電路將數(shù)字電路中的元、器件和連線制作在同一半導(dǎo)體芯片上，制成集成電路。與分離元件電路相比，集成電路具有體積小、可靠性高、速度快的特點(diǎn)，而且輸入、輸出電平匹配，所以早已廣泛采用。根據(jù)電路內(nèi)部的結(jié)構(gòu)，可分為DTL、TTL、HTL、MOS管集成門電路。（2-27）+5VYR4R2R1T2R3T4T1T5B1AD1D2(VI)(VO)4kΩ1.6kΩ130Ω1kΩ(VC2)(VE2)從三極管輸入從三極管輸出三極管—三極管邏輯電路（TTL）電路電路結(jié)構(gòu)5.4.1TTL反相器的電路結(jié)構(gòu)和工作原理（2-28）輸出級(jí)倒相級(jí)輸入級(jí)5.4.1TTL反相器的電路結(jié)構(gòu)和工作原理+5VYR4R2R1T2R3T4T1T5B1AD1D2(VI)(VO)4kΩ1.6kΩ130Ω1kΩ(VC2)(VE2)（2-29）5.4.1TTL反相器的電路結(jié)構(gòu)和工作原理+5VYR4R2R1T2R3T4T1T5B1AD1D2(VI)(VO)4kΩ1.6kΩ130Ω1kΩ(VC2)(VE2)工作原理當(dāng)VI=VIL（低電平“0”）時(shí)，0.2V設(shè)PN結(jié)正向壓降為0.7V導(dǎo)通VB1=0.9V截止截止（2-30）5.4.1TTL反相器的電路結(jié)構(gòu)和工作原理+5VYR4R2R1T2R3T4T1T5B1AD1D2(VI)(VO)4kΩ1.6kΩ130Ω1kΩ(VC2)(VE2)工作原理當(dāng)VI=VIL（低電平“0”）時(shí)，0.2VVB1=0.9V導(dǎo)通高電平設(shè)PN結(jié)正向壓降為0.7V輸出VO為高電平“1”。（2-31）5.4.1TTL反相器的電路結(jié)構(gòu)和工作原理+5VYR4R2R1T2R3T4T1T5B1AD1D2(VI)(VO)4kΩ1.6kΩ130Ω1kΩ(VC2)(VE2)工作原理當(dāng)VI=VIH（高電平“1”）時(shí)，3.4V設(shè)PN結(jié)正向壓降為0.7V導(dǎo)通VB1=4.1V導(dǎo)通導(dǎo)通低電平輸出VO為低電平“0”。（2-32）5.4.1TTL反相器的電路結(jié)構(gòu)和工作原理+5VYR4R2R1T2R3T4T1T5B1AD1D2(VI)(VO)4kΩ1.6kΩ130Ω1kΩ(VC2)(VE2)工作原理TTL反相器的邏輯功能：Y=A（2-33）5.4.1TTL反相器的電路結(jié)構(gòu)和工作原理電壓傳輸特性理想的傳輸特性V0(V)Vi(V)123UOHUOL(0.3V)(3.4V)UT閾值電壓UT=1.4VVi(V)實(shí)際的傳輸特性V0(V)123UOH(3.4V)UOL(0.3V)0.71.4輸出高電平輸出低點(diǎn)平（2-34）TTL“與非”門電路多發(fā)射極晶體管二極管“與”門A＆BYC+5VYR4R2R1T2R3R5T3T4T1T5B1C1ABCABCB1C1R1+5V5.4.2其它類型的TTL門電路（2-35）1、任一輸入為低電平“0”（0.3V）時(shí)“0”不足以讓T2、T5導(dǎo)通發(fā)射結(jié)正向偏置1V+5VYR4R2R1T2R3R5T3T4T1T5B1C1ABC三個(gè)PN結(jié)導(dǎo)通需2.1VTTL“與非”門電路（2-36）+5VYR4R2R1T2R3R5T3T4T1T5B1C1ABCuo1、任一輸入為低電平“0”（0.3V）時(shí)“0”1Vuo=5-uR2-ube3-ube43.4V——高電平“1”！TTL“與非”門電路（2-37）“1”高電位“1”全反偏1V2、輸入全為高電平“1”（3.4V）時(shí)+5VYR4R2R1T2R3R5T3T4T1T5B1C1ABC截止全導(dǎo)通TTL“與非”門電路（2-38）“1”全反偏1V2、輸入全為高電平“1”（3.4V）時(shí)+5VYR4R2R1T2R3R5T3T4T1T5B1C1ABC全導(dǎo)通飽和VY=0.3V——低電平“0”高電位“1”TTL“與非”門電路（2-39）一、電壓傳輸特性TTL“與非”門的特性和技術(shù)參數(shù)實(shí)驗(yàn)電路&+5Vuiu0電壓傳輸特性曲線是通過實(shí)驗(yàn)得出的。實(shí)驗(yàn)電路的特點(diǎn)： 將某一輸入端的電壓由零逐漸增大，而將其它輸入端接在電源正極保持恒定高電位。（2-40）一、電壓傳輸特性TTL“與非”門的特性和技術(shù)參數(shù)理想的傳輸特性u(píng)0(V)ui(V)123UOHUOL(0.3V)(3.4V)UT閾值電壓UT=1.4Vui(V)實(shí)際的傳輸特性u(píng)0(V)123UOH(3.4V)UOL(0.3V)0.71.4輸出高電平輸出低點(diǎn)平（2-41）1、輸出高電平UOH、輸出低電平UOL

UOH2.4VUOL

0.4V便認(rèn)為合格。

典型值UOH=3.4VUOL

0.3V。2、閾值電壓UTui<UT時(shí)，認(rèn)為

ui是低電平。ui>UT時(shí)，認(rèn)為

ui是高電平。UT=1.4V一、電壓傳輸特性TTL“與非”門的特性和技術(shù)參數(shù)（2-42）二、輸入、輸出負(fù)載特性&&？1、前后級(jí)之間電流的關(guān)系TTL“與非”門的特性和技術(shù)參數(shù)（2-43）+5VR4R2R5T3T4R1T1+5V前級(jí)輸出為高電平時(shí)前級(jí)后級(jí)反偏電流由前級(jí)流向后級(jí)電流IOH（拉電流）二、輸入、輸出負(fù)載特性1、前后級(jí)之間電流的關(guān)系TTL“與非”門的特性和技術(shù)參數(shù)負(fù)載門（2-44）前級(jí)輸出為低電平時(shí)+5VR2R13kT2R3T1T5b1c1R1T1+5V前級(jí)后級(jí)電流由后級(jí)流入前級(jí)電流IOL(灌電流)二、輸入、輸出負(fù)載特性1、前后級(jí)之間電流的關(guān)系TTL“與非”門的特性和技術(shù)參數(shù)（2-45）關(guān)于電流的技術(shù)參數(shù)二、輸入、輸出負(fù)載特性TTL“與非”門的特性和技術(shù)參數(shù)（2-46）2、扇出系數(shù)NO

扇出系數(shù)是指一個(gè)“與非”門能帶同類門的最大數(shù)目，它表示帶負(fù)載的能力。對(duì)TTL“與非”門，NO≥8。二、輸入、輸出負(fù)載特性TTL“與非”門的特性和技術(shù)參數(shù)（2-47）3、輸入端接一電阻R接地“1”,“0”？二、輸入、輸出負(fù)載特性TTL“與非”門的特性和技術(shù)參數(shù)Rui+5VFR4R2R13kT2R5R3T3T4T1T5b1c1（2-48）3、輸入端接一電阻R接地二、輸入、輸出負(fù)載特性TTL“與非”門的特性和技術(shù)參數(shù)R較小時(shí)ui<UTT2不導(dǎo)通，輸出高電平。R增大Ruiui=UT時(shí)，輸出低電平。R臨界=1.45KRui+5VFR4R2R13kT2R5R3T3T4T1T5b1c1（2-49）1、懸空的輸入端相當(dāng)于接高電平。2、為了防止干擾，可將懸空的輸入端接高電平。說明（2-50）4、平均傳輸時(shí)間tuootuio50%50%tpd1tpd2平均傳輸時(shí)間二、輸入、輸出負(fù)載特性TTL“與非”門的特性和技術(shù)參數(shù)（2-51）三態(tài)輸出“與非”門電路D+5VYR4R2R1T2R3R5T3T4T1T5B1C1ABE特點(diǎn)：它的輸出除出現(xiàn)高電平和低電平外，還可以出現(xiàn)高阻狀態(tài)。E控制端A、B輸入端（2-52）D+5VYR4R2R1T2R3R5T3T4T1T5B1C1ABE當(dāng)控制端E=“1”時(shí)：D截止電路處于工作狀態(tài)。三態(tài)輸出“與非”門電路（2-53）D+5VYR4R2R1T2R3R5T3T4T1T5B1C1ABE當(dāng)控制端E=“0”時(shí)：D導(dǎo)通輸出端處于開路狀態(tài)。高阻態(tài)截止截止三態(tài)輸出“與非”門電路（2-54）符號(hào)功能表&ABYE△三態(tài)輸出“與非”門的圖形符號(hào)及功能說明：由于電路結(jié)構(gòu)不同，也有當(dāng)控制端為高電平時(shí)出現(xiàn)高阻態(tài)，為低電平時(shí)處于工作狀態(tài)。三態(tài)輸出“與非”門電路（2-55）１００三態(tài)門主要作為TTL電路與總線間的接口電路用途：結(jié)論：E1、E2、E3分時(shí)接入高電平，總線就會(huì)輪流接受各個(gè)三態(tài)門的輸出。公用總線&△E1&△E2&△E3（2-56）集電極開路“與非”門電路（OC門）+5VYR4R2R1T2R3R5T3T4T1T5B1C1ABC一般TTL“與非”門電路（2-57）+5VYR2R1T2R3T1T5B1C1ABCOC門電路&ABCY無T3、T4晶體管T5集電極開路！集電極開路“與非”門電路（OC門）（2-58）+5VYR2R1T2R3T1T5B1C1ABCOC門電路工作時(shí)，T5的集電極（輸出端）外接電源U和電阻RL，作為OC門的有源負(fù)載。RLUCC集電極開路“與非”門電路（OC門）（2-59）OC門可以實(shí)現(xiàn)“線與”功能Y=Y1Y2Y3輸出級(jí)UCCRLT5T5T5&&&UCCY1Y2Y3YRLOC1OC2OC3集電極開路“與非”門電路（OC門）（2-60）Y=Y1Y2Y3?任一導(dǎo)通Y=0UCCRLY1Y2Y3Y（2-61）全部截止Y=1所以：Y=Y1Y2Y3!Y=Y1Y2Y3?UCCRLY1Y2Y3Y（2-62）5.5.1組合邏輯電路的分析方法1、由給定的邏輯圖寫出邏輯關(guān)系表達(dá)式。分析步驟：2、用邏輯代數(shù)或卡諾圖對(duì)邏輯代數(shù)進(jìn)行化簡(jiǎn)。3、列出輸入輸出狀態(tài)表并得出結(jié)論。電路結(jié)構(gòu)輸入輸出之間的邏輯關(guān)系（邏輯功能）§5.5組合邏輯電路的分析方法和設(shè)計(jì)方法（2-63）例1：分析下圖的邏輯功能。

ABY&G1&G2&G3&G4XY1Y21、由邏輯圖寫出邏輯式方法：從輸入端到輸出端，依次寫出各個(gè)門的邏輯式，最后寫出輸出變量Y的邏輯式。（2-64）例1：分析下圖的邏輯功能。

ABY&G1&G2&G3&G4XY1Y21、由邏輯圖寫出邏輯式G1門：G2門：G3門：G4門：對(duì)邏輯式進(jìn)行化簡(jiǎn)?。?-65）例1：分析下圖的邏輯功能。

ABY&G1&G2&G3&G4XY1Y21、由邏輯圖寫出邏輯式反演律！（2-66）例1：分析下圖的邏輯功能。

ABY&G1&G2&G3&G4XY1Y22、由邏輯式列出邏輯狀態(tài)表1（2-67）例1：分析下圖的邏輯功能。

ABY&G1&G2&G3&G4XY1Y22、由邏輯式列出邏輯狀態(tài)表11（2-68）例1：分析下圖的邏輯功能。

ABY&G1&G2&G3&G4XY1Y22、由邏輯式列出邏輯狀態(tài)表11其余填“0”！00（2-69）例1：分析下圖的邏輯功能。

ABY&G1&G2&G3&G4XY1Y23、分析邏輯功能11結(jié)論：當(dāng)輸入A、B不同為“1”或“0”時(shí)，輸出為“1”；否則，輸出為“0”。

——“異或”門電路00=1（2-70）練習(xí)：分析下圖的邏輯功能。

&&&ABY11（2-71）真值表相同為“1”不同為“0”同或門=1（2-72）任務(wù)要求最簡(jiǎn)單的邏輯電路分析步驟：5.5.2組合邏輯電路的設(shè)計(jì)方法b、定義輸入和輸出變量的邏輯狀態(tài)（1和0）。3、選擇組成邏輯圖的器件類型?？蛇x用小規(guī)模集成門電路組成相應(yīng)的邏輯電路，也可選用中規(guī)模集成的常用邏輯器件或可編程邏輯器件等構(gòu)成相應(yīng)的邏輯電路。2、根據(jù)邏輯狀態(tài)表寫出邏輯表達(dá)式；1、進(jìn)行邏輯抽象。 a、確定輸入變量和輸出變量。事件的原因?yàn)檩斎胱兞?，事件的結(jié)果為輸出變量。c、根據(jù)邏輯要求，列邏輯狀態(tài)表；（2-73）任務(wù)要求最簡(jiǎn)單的邏輯電路b、使用中規(guī)模集成的常用組合邏輯電路時(shí)，需要將邏輯函數(shù)變換為適當(dāng)?shù)男问?，以便能用最少的器件和最?jiǎn)單的連線接成所要求的邏輯電路。分析步驟：6、工藝設(shè)計(jì)。為了把邏輯電路實(shí)現(xiàn)為具體的電路裝置，需要作一系列的工藝設(shè)計(jì)工作，包括設(shè)計(jì)機(jī)箱、面板、電源、顯示電路、控制開關(guān)等等。最后還必須完成組裝和調(diào)試。5、根據(jù)化簡(jiǎn)或變換后的邏輯函數(shù)式，畫出邏輯圖。4、將邏輯函數(shù)化簡(jiǎn)成適當(dāng)?shù)男问健?a、使用小規(guī)模集成的門電路進(jìn)行設(shè)計(jì)時(shí)，需要將邏輯函數(shù)化簡(jiǎn)成最簡(jiǎn)形式；5.5.2組合邏輯電路的設(shè)計(jì)方法（2-74）例：設(shè)計(jì)三人表決電路（A、B、C）。每人有一個(gè)按鍵，如果同意則按下，不同意則不按。結(jié)果用指示燈表示，多數(shù)同意時(shí)指示燈亮，否則不亮。1、首先指明邏輯符號(hào)取“0”、“1”的含義。三個(gè)按鍵A、B、C按下時(shí)為“1”，不按時(shí)為“0”。輸出是Y，指示燈亮是“1”，否則是“0”。2、根據(jù)題意列出邏輯狀態(tài)表、邏輯式、最終畫出邏輯圖。（2-75）例：設(shè)計(jì)三人表決電路（A、B、C）。每人有一個(gè)按鍵，如果同意則按下，不同意則不按。結(jié)果用指示燈表示，多數(shù)同意時(shí)指示燈亮，否則不亮。邏輯狀態(tài)表1）、根據(jù)要求列出邏輯狀態(tài)表（2-76）例：設(shè)計(jì)三人表決電路（A、B、C）。每人有一個(gè)按鍵，如果同意則按下，不同意則不按。結(jié)果用指示燈表示，多數(shù)同意時(shí)指示燈亮，否則不亮。2）、根據(jù)邏輯狀態(tài)表寫出邏輯表達(dá)式邏輯狀態(tài)表（2-77）例：設(shè)計(jì)三人表決電路（A、B、C）。每人有一個(gè)按鍵，如果同意則按下，不同意則不按。結(jié)果用指示燈表示，多數(shù)同意時(shí)指示燈亮，否則不亮。3）、將邏輯表達(dá)式化成最簡(jiǎn)式用卡諾圖化簡(jiǎn)ABC0001111001ABBCAC（2-78）4）、根據(jù)邏輯表達(dá)式畫出邏輯圖。B&AB1Y&C&（2-79）&&AB&C&Y若用與非門實(shí)現(xiàn)（2-80）練習(xí)：旅客列車分特快、直快和普快，并依此為優(yōu)先通行次序。某站在同一時(shí)間只能有一趟列車從車站開出，即只能給出一個(gè)開車信號(hào)，試畫出滿足上述要求的邏輯電路。設(shè)A、B、C分別代表特快、直快、普快，開車信號(hào)分別為YA、YB、YC。（2-81）答案：1、首先指明邏輯符號(hào)取“0”、“1”的含義。列車在為“1”，不在為“0”。輸出是三個(gè)信號(hào)燈（YA、YB、YC），信號(hào)燈亮是“1”，不亮是“0”。（2-82）2、根據(jù)題意列出邏輯狀態(tài)表。答案：（2-83）答案：3、根據(jù)邏輯狀態(tài)表寫出邏輯式，并化簡(jiǎn)（2-84）答案：4、根據(jù)最簡(jiǎn)邏輯表達(dá)式畫出邏輯圖AB&11YAYB&CYC（2-85）在各種數(shù)字系統(tǒng)中，有些邏輯電路（編碼器、譯碼器、數(shù)據(jù)選擇器、計(jì)數(shù)器、加法器等等）經(jīng)常、大量出現(xiàn)，為了使用方便，已經(jīng)把這些邏輯電路制成了中、小規(guī)模集成的標(biāo)準(zhǔn)化集成電路產(chǎn)品，可以直接使用，而不用重復(fù)設(shè)計(jì)這些邏輯電路。下面分別介紹它們的工作原理和使用方法?！?.6常用的組合邏輯電路（2-86）在數(shù)字電路中，所謂編碼，就是把若干個(gè)0和1按一定規(guī)律編排起來組成不同的代碼（二進(jìn)制數(shù)）來表示某一對(duì)象或信號(hào)的過程。一位二進(jìn)制代碼有0和1兩種，可以表示兩個(gè)信號(hào)；兩位二進(jìn)制代碼有00、01、10和11四種，可以表示四種信號(hào)；以此類推，n位二進(jìn)制代碼就有2n個(gè)組合，可以表示2n個(gè)信號(hào)。5.6.1編碼器（2-87）目前經(jīng)常使用的編碼器有：普通編碼器和優(yōu)先編碼器。普通編碼器中，任何時(shí)刻只允許輸入一個(gè)編碼信號(hào)，否則輸出將發(fā)生混亂。優(yōu)先編碼器中，允許同時(shí)輸入兩個(gè)以上的編碼信息。一、普通編碼器（2-88）二進(jìn)制編碼器是將某種信號(hào)的輸入編成二進(jìn)制代碼輸出的電路。二進(jìn)制普通編碼器（2-89）例： 將I0、I1、I2、I3、I4、I5、I6、I7八個(gè)輸入信號(hào)編成對(duì)應(yīng)的二進(jìn)制代碼輸出。1、確定二進(jìn)制代碼的位數(shù)因?yàn)檩斎胗邪朔N信號(hào)，所以用3位二進(jìn)制代碼輸出（2n=8，n=3）。這種編碼器通常稱為8/3線編碼器。3位二進(jìn)制普通編碼器8線-3線編碼器框圖（2-90）2、列編碼表編碼表是把待編碼的八個(gè)信號(hào)與對(duì)應(yīng)的二進(jìn)制代碼列成表格。這種對(duì)應(yīng)關(guān)系是人為設(shè)定的。不唯一。因?yàn)槠胀ň幋a要求每次只能輸入一個(gè)編碼信號(hào)，故狀態(tài)表中只能出現(xiàn)這些輸入變量的取值組合，其他的取值組合是不可能出現(xiàn)的，即它們對(duì)應(yīng)的最小項(xiàng)為無關(guān)項(xiàng)。這組輸入變量為約束變量。（2-91）3、由編碼表寫出邏輯表達(dá)式利用無關(guān)項(xiàng)化簡(jiǎn)（2-92）4、由邏輯式畫出邏輯圖Y2≥1Y1≥1≥1Y0I7I6I5I4I3I2I1用與或門實(shí)現(xiàn)（2-93）4、由邏輯式畫出邏輯圖＆Y2＆Y1＆Y0用與非門實(shí)現(xiàn)1I11I21I31I41I51I61I7（2-94）4、由邏輯式畫出邏輯圖＆Y2＆Y1＆Y0用與非門實(shí)現(xiàn)1I11I21I31I41I51I61I7注意：普通編碼在任意時(shí)刻只允許一個(gè)信號(hào)輸入。I1=1，其余為0時(shí)， 輸出：001；I4=1，其余為0時(shí)， 輸出：011；I1~I7全為0時(shí)(I0)， 輸出：000。（2-95）二—十進(jìn)制編碼器是將十進(jìn)制的十個(gè)數(shù)碼0，1，2，3，4，5，6，7，8，9編成二進(jìn)制代碼的電路。輸入的是0~9十個(gè)數(shù)碼，輸出的是對(duì)應(yīng)的二進(jìn)制代碼（BCD碼）。二—十進(jìn)制普通編碼器（2-96）1、確定二進(jìn)制代碼的位數(shù)因?yàn)檩斎胗惺畟€(gè)代碼，所以應(yīng)用4位二進(jìn)制代碼輸出（2n≥10，n=4）。這種編碼器通常稱為10/4線編碼器。（2-97）2、列編碼表四位二進(jìn)制代碼共有十六種狀態(tài)組合，其中任何十種狀態(tài)都可表示0~9十個(gè)數(shù)。最常用的是8421編碼方式。在四位二進(jìn)制代碼的十六種狀態(tài)中取出前面的十種狀態(tài)，表示0-9十個(gè)數(shù)碼輸入輸出十進(jìn)制數(shù)Y3Y2Y1Y00（I0）1

（I1）2

（I2）3

（I3）4（I4）5

（I5）6（I6）7（I7）8（I8）9（I9）0000000100100011010001010110011110001001（2-98）3、由編碼表寫出邏輯式輸入輸出十進(jìn)制數(shù)Y3Y2Y1Y00（I0）1

（I1）2

（I2）3

（I3）4（I4）5

（I5）6（I6）7（I7）8（I8）9（I9）0000000100100011010001010110011110001001（2-99）4、由邏輯式畫出邏輯圖＆Y2＆Y1＆Y3＆Y01I71I61I51I41I31I21I11I81I9987654321（2-100）舉例：分析如下組合邏輯電路的功能1＆＆＆8421編碼器ABCD11Y0123456789（2-101）舉例：分析如下組合邏輯電路的功能1＆＆＆8421編碼器ABCD11Y0123456789（2-102）舉例：分析如下組合邏輯電路的功能1＆＆＆8421編碼器ABCD11Y0123456789輸出輸入YD

C

B

A01010101010000000100100011010001010110011110001001奇數(shù)校驗(yàn)器（2-103）優(yōu)先編碼器中，允許同時(shí)輸入兩個(gè)以上的編碼信息。不過在設(shè)計(jì)優(yōu)先編碼器時(shí)已經(jīng)將所有的輸入信號(hào)按優(yōu)先順序排了隊(duì)，當(dāng)幾個(gè)輸入信號(hào)同時(shí)出現(xiàn)時(shí)，只對(duì)其中優(yōu)先權(quán)最高的一個(gè)進(jìn)行編碼。下面對(duì)74LS148系列集成優(yōu)先二進(jìn)制編碼器的工作原理進(jìn)行介紹。二、優(yōu)先編碼器（2-104）74LS148優(yōu)先編碼器有9個(gè)輸入和5個(gè)輸出，且均以低電平作為有效信號(hào)。8線-3線74LS148優(yōu)先編碼器框圖8線-3線74LS148優(yōu)先編碼器（2-105）74LS148優(yōu)先編碼器8線-3線74LS148優(yōu)先編碼器邏輯圖11＆＆1111111111＆≥1＆≥1＆≥1基本電路（2-106）8線-3線74LS148優(yōu)先編碼器邏輯圖74LS148優(yōu)先編碼器11＆＆1111111111＆≥1＆≥1＆≥1控制電路：控制編碼器的工作狀態(tài)擴(kuò)展編碼功能（2-107）74LS148功能表1、在S=0時(shí)，允許同時(shí)有多個(gè)輸入端為低電平，即有輸入信號(hào)。（2-108）2、I7的優(yōu)先權(quán)最高，I0的優(yōu)先權(quán)最低。即當(dāng)I7=0時(shí)，無論其它輸入端有無輸入信號(hào)（表中以×表示），輸出端只給出I7的編碼，以此類推。74LS148功能表（2-109）74LS148功能表3、表中的3種輸出組合“111”，可以由YS、YEX的狀態(tài)加以區(qū)別。（2-110）例：用兩片74LS148接成16線-4線優(yōu)先編碼器。將A0~A1516個(gè)低電平輸入信號(hào)編為4位二進(jìn)制代碼。其中A15的優(yōu)先權(quán)最高，A0的優(yōu)先權(quán)最低。（2-111）74LS148(1)74LS148(2)74LS148(2)的輸出74LS148(1)的輸出（2-112）用兩片74LS148接成的16線-4線二進(jìn)制優(yōu)先編碼器邏輯圖（2-113）5.6.2譯碼器譯碼和編碼的過程相反。編碼是指將某種信號(hào)或十進(jìn)制數(shù)（輸入）編成二進(jìn)制代碼（輸出）；譯碼是將二進(jìn)制代碼（輸入）按其編碼時(shí)的原意譯成對(duì)應(yīng)的信號(hào)或十進(jìn)制數(shù)碼（輸出）。（2-114）一、二進(jìn)制譯碼器二進(jìn)制譯碼器的輸入是一組二進(jìn)制代碼，輸出是一組與輸入代碼一一對(duì)應(yīng)的高、低電平信號(hào)。3線-8線譯碼器3線-8線譯碼器框圖（2-115）74LS1383線-8線譯碼器74LS138是用TTL與非門組成的3線-8線譯碼器。其邏輯電路圖見教材P146圖3.3.8。74LS1383線-8線譯碼器74LS1383線-8線譯碼器框圖（2-116）74LS1383線-8線譯碼器功能表（2-117）74LS1383線-8線譯碼器功能表（2-118）二、二-十進(jìn)制譯碼器二-十進(jìn)制譯碼器的邏輯功能是將輸入BCD碼的10個(gè)代碼譯成高、低電平輸出信號(hào)。（自學(xué)）（2-119）二進(jìn)制代碼(機(jī)器代碼)譯碼特定的輸出信號(hào)控制數(shù)碼顯示器，直觀地顯示數(shù)字量。譯碼顯示系統(tǒng)：二-十進(jìn)制數(shù)碼顯示譯碼器數(shù)碼顯示器三、顯示譯碼器（2-120）數(shù)碼顯示器結(jié)構(gòu)字形重疊式：分段式：點(diǎn)矩陣式：輝光數(shù)碼管熒光數(shù)碼管半導(dǎo)體顯示器

—七段顯示器液晶顯示器數(shù)碼顯示器（2-121）常用的：七段顯示器

—用七個(gè)發(fā)光字段來構(gòu)成09十個(gè)數(shù)字。abcdefg每個(gè)發(fā)光字段是一個(gè)發(fā)光二極管（PN結(jié)）：

磷砷化鎵（GaAsP)（2-122）七段顯示器：顯示數(shù)字情況abcdfg09

abcdefg1

01100002

1101101e0

11111103

1111001401100119

11110118

1111111（2-123）74LS4812345678161514131211109輸入輸入輸出：接七段顯示器甩空（用于測(cè)試）74LS48：BCD—七段譯碼器/驅(qū)動(dòng)器管腳圖（2-124）

0001

0110000

0010

1101101

00001111110DCBAabcdefg09

(8421)

0011

1111001

01000110011

01011011011

01101011111

1000

1111111

10011111011

01111110000abcdfge74LS48功能表（2-125）74LS48與七段顯示器的連接：（共陰極）譯碼顯示系統(tǒng)：bfacdegbfacdegDCBA74LS48(高)(低)（2-126）“1”???

ab???g

共陰極七段顯示器工作示意圖：（2-127）四、用譯碼器設(shè)計(jì)組合邏輯電路例：試用3線-8線譯碼器74LS148設(shè)計(jì)一個(gè)多輸出的組合邏輯電路。輸出的邏輯函數(shù)式為：（2-128）分析：當(dāng)S1=1，S2+S3=0（即譯碼器處于工作狀態(tài)）時(shí)，若將A0、A1、A2作為輸入邏輯變量，則8個(gè)輸出端給出的就是這3個(gè)輸入變量的全部最小項(xiàng)m0~m7。利用附加的門電路將這些最小項(xiàng)適當(dāng)?shù)亟M合起來，便可實(shí)現(xiàn)任何形式的三變量組合邏輯函數(shù)。74LS148（2-129）解：將給出的邏輯函數(shù)表達(dá)式寫成最小項(xiàng)之和的形式（2-130）解：畫出邏輯電路圖（2-131）5.6.3數(shù)據(jù)選擇器作用：從一組(幾路)數(shù)據(jù)中選擇一路信號(hào)輸出。數(shù)據(jù)選擇器又稱多路開關(guān)。選擇端輸入數(shù)據(jù)輸出數(shù)據(jù)功能示意圖:D3D2D1D0YA1A0數(shù)據(jù)選擇器地址代碼端（2-132）A1A0D3D2D1D0Y選擇端輸入數(shù)據(jù)輸出數(shù)據(jù)S使能端2選1：A08選1：A2A1A04選1：A1A0邏輯關(guān)系輸入控制端輸入數(shù)據(jù)：輸出：

Y=Di

。使能端

S:選擇端（輸入地址代碼）輸出控制D3D2D1D0;D7D6D5D4D3D2D1D0；（2-133）一、數(shù)據(jù)選擇器的工作原理下面以雙4選1數(shù)據(jù)選擇器74LS153為例，說明數(shù)據(jù)選擇器的工作原理。（2-134）74LS153的邏輯圖1、74LS153有兩個(gè)完全相同的4選1數(shù)據(jù)選擇器。2、兩個(gè)數(shù)據(jù)選擇器有公共的地址輸入端，而數(shù)據(jù)輸入端和輸出端各自獨(dú)立。3、給定不同的地址代碼（A0A1的狀態(tài)組合），即可從4個(gè)數(shù)據(jù)中選出所要的一個(gè)，送到輸出端Y。10D12D22S1和S2是附加控制端，用于控制電路的工作狀態(tài)和擴(kuò)展功能。（2-135）輸出的邏輯表達(dá)式：74LS153的邏輯圖（2-136）74LS153的功能圖輸出的邏輯表達(dá)式：使能端選擇端輸出端A1A0Y00

0D000

1D101

0D201

1D31

0禁止?fàn)顟B(tài)單個(gè)4選1數(shù)據(jù)選擇器的功能圖（2-137）74LS153管腳圖選擇端選擇端使能端：低電平有效使能端：低電平有效數(shù)據(jù)輸入端數(shù)據(jù)輸入端

輸出端

輸出端74LS15312345678161514131211109（2-138）例題試用雙4選1數(shù)據(jù)選擇器74LS153組成一個(gè)8選1的數(shù)據(jù)選擇器。分析： 如果用兩個(gè)4選1數(shù)據(jù)選擇器，可以有8個(gè)數(shù)據(jù)輸入端，輸入端夠用。為了能指定8個(gè)輸入數(shù)據(jù)中的任何一個(gè)，必須用3位輸入地址代碼（23=8種組合）。而4選1數(shù)據(jù)選擇器的輸入地址代碼只有兩位，第三位地址輸入端只能借用控制端。（2-139）試用雙4選1數(shù)據(jù)選擇器74LS153組成一個(gè)8選1的數(shù)據(jù)選擇器。例題（2-140）二、用數(shù)據(jù)選擇器設(shè)計(jì)組合邏輯電路分析：具有兩位地址輸入A1、A0的4選1數(shù)據(jù)選擇器在S=1時(shí)，輸出與輸入的邏輯關(guān)系：若A1、A0將作為兩個(gè)輸入變量，同時(shí)令D0~D3為第三個(gè)輸入變量的適當(dāng)狀態(tài)（包括原變量、反變量、1和0），就可以在數(shù)據(jù)選擇器的輸出端產(chǎn)生任何形式的三變量組合邏輯電路。使能端選擇端輸出端A1A0Y00

0D000

1D101

0D201

1D31

0（2-141）例題試用4選1數(shù)據(jù)選擇器實(shí)現(xiàn)如下要求的三變量組合邏輯電路。解：將上式化為與4選1數(shù)據(jù)選擇器的輸出邏輯函數(shù)完全符合的形式。將該結(jié)果與4選1數(shù)據(jù)選擇器的輸出邏輯函數(shù)對(duì)照得出：（2-142）根據(jù)得出的關(guān)系式，連接電路圖即可得出所需要的組合邏輯電路。（2-143）5.6.4加法器兩個(gè)二進(jìn)制數(shù)之間的算術(shù)運(yùn)算無論是加、減、乘、除，目前在數(shù)字計(jì)算機(jī)中都是化成若干步加法運(yùn)算進(jìn)行。因此，加法器是構(gòu)成算術(shù)運(yùn)算器的基本單元。二進(jìn)制加法器可以用門電路組成的組合邏輯電路來實(shí)現(xiàn)。（2-144）！注意： 二進(jìn)制的加法運(yùn)算同邏輯加法運(yùn)算的含義 不同。前者是數(shù)的運(yùn)算，而后者是邏輯運(yùn) 算。二進(jìn)制加法：1+1=10邏輯加法：1+1=1（2-145）二進(jìn)制加法運(yùn)算的基本規(guī)則：（1）逢二進(jìn)一。（2）最低位是兩個(gè)數(shù)最低位的相加，不需考慮進(jìn)位。（3）其余各位都是三個(gè)數(shù)相加，包括加數(shù)、被加數(shù)和低位送來的進(jìn)位。（4）任何位相加都產(chǎn)生兩個(gè)結(jié)果：本位和、向高位的進(jìn)位。（2-146）舉例：A=1011,B=1001,計(jì)算A+B10111001+010110011（2-147）所謂“半加”，就是只求本位的和，暫不管低位送來的進(jìn)位數(shù)。進(jìn)位數(shù)(C)半加本位和數(shù)(S)A + B

半加和0 + 0 = 0 00 + 1 = 0 11 + 0 = 0 11 + 1 = 1 0一、1位加法器1、半加器（2-148）——用組合邏輯電路實(shí)現(xiàn)“半加”A B C S0 0 0 00 1 0 11 0 0 11 1 1 01、列出邏輯狀態(tài)表2、由邏輯狀態(tài)表寫出邏輯表達(dá)式一、1位加法器1、半加器（2-149）3、由邏輯表達(dá)式畫出邏輯電路圖（多用“與非”門實(shí)現(xiàn)）A1&B1&&S&1C（2-150）A、B同為“1”或“0”時(shí)，S=0；否則，S=1。

——

“異或”門3、由邏輯表達(dá)式畫出邏輯電路圖（多用“與非”門實(shí)現(xiàn)）（2-151）ABS=1AB∑COSC進(jìn)位輸出C&3、由邏輯表達(dá)式畫出邏輯電路圖（多用“與非”門實(shí)現(xiàn)）（2-152）當(dāng)多位數(shù)相加時(shí)，半加器可用于最低位求和，并給出進(jìn)位數(shù)。第二位以上的相加則會(huì)有兩個(gè)待加數(shù)Ai和Bi，還有一個(gè)來自前面低位送來的進(jìn)位數(shù)Ci-1。這三個(gè)數(shù)相加，得出本位和數(shù)（全加和數(shù)）Si和進(jìn)位數(shù)Ci。這種相加就叫“全加”。2、全加器10111001+010110011ABCS全加半加（2-153）Ai、Bi：加數(shù)； Ci-1：低位的進(jìn)位；Si：本位和； Ci：進(jìn)位。2、全加器（2-154）分析：Ai+Bi+Ci-1

=(Ai+Bi)+Ci-1相加：結(jié)論：全加器可用兩個(gè)半加器和一個(gè)“或”門組成。半加半加2、全加器（2-155）分析：Ai+Bi+Ci-1

=(Ai+Bi)+Ci-1相加：結(jié)論：全加器可用兩個(gè)半加器和一個(gè)“或”門組成。半加半加邏輯圖AiBi∑CO∑

COCi-1≥12、全加器（2-156）分析：Ai+Bi+Ci-1

=(Ai+Bi)+Ci-1相加：半加半加邏輯圖AiBi∑CO∑

COCi-1≥1圖形符號(hào)AiBi∑COSiCiCi-1CI2、全加器（2-157）二、多位加法器兩個(gè)多位數(shù)相加時(shí)，每一位都是帶進(jìn)位相加的，因而必須用全加器。只要依次將低位全加器的進(jìn)位輸出端CO接到高位全加器的進(jìn)位輸入端CI，就可以構(gòu)成多位加法器了。（2-158）A0B0∑CIS0C0COA1B1∑CIS1C1COA2B2∑CIS2C2COA3B3∑CIS3C3CO例：用4個(gè)全加器組成一個(gè)邏輯電路來實(shí)現(xiàn)兩個(gè)四位數(shù)的二進(jìn)制的加法運(yùn)算。(1101)2+(1011)21101101110101011計(jì)算結(jié)果：1101+1011=11000二、多位加法器（2-159）說明： 這種全加器的任意一位的加法運(yùn)算，都必須等到低位加法完成送來進(jìn)位時(shí)才能進(jìn)行。這種進(jìn)位方式稱為串行進(jìn)位，把這種結(jié)構(gòu)的電路稱為串行進(jìn)位加法器。 串行加法器的缺點(diǎn)是運(yùn)算速度慢，但電路比較簡(jiǎn)單，因此在對(duì)運(yùn)算速度要求不高的設(shè)備中仍比較多用。二、多位加法器（2-160）5.6.5數(shù)值比較器（1）僅比較兩個(gè)數(shù)是否相等。（2）除比較兩個(gè)數(shù)是否相等外，還要比較兩個(gè)數(shù)的大小。第一類問題較簡(jiǎn)單，主要討論第二類比較器。數(shù)碼比較器類型（兩類）在數(shù)字系統(tǒng)中，經(jīng)常要求比較兩個(gè)數(shù)字的大小。為完成這一功能所設(shè)計(jì)的各種邏輯電路統(tǒng)稱為數(shù)值比較器。（2-161）1.先從高位比起，高位大的，數(shù)值一定大；2.若高位相等,則需再比較低位數(shù)，最終結(jié)果由低位的比較結(jié)果決定；3.比較結(jié)果應(yīng)有三個(gè)標(biāo)志：A=BA<BA>B比較大小的規(guī)則（三條）：（2-162）數(shù)碼比較器ABE(equal:A=B)S(small:A<B)L(large:A>B)數(shù)碼比較器示意圖：（2-163）一、一位數(shù)碼比較器設(shè)計(jì)：A=a輸入B=b1.列出真值表：001111011101（2-164）2.由表寫邏輯式：（同或運(yùn)算）00

1111011101一、一位數(shù)碼比較器（2-165）3.畫出邏輯圖:邏輯符號(hào):(a<b)S(a=b)E(a>b)LabSEL比較器ab&&111（2-166）二、多位數(shù)碼比較器A=a3a2a1a0輸入：B=b3b2b1b0比較規(guī)則：自高而低，逐位比較。輸出：E(A=B)S(A<B)L(A>B)四位數(shù)碼比較器（2-167）推理，得：A=B:A<B:AB:變量表示：1：寫原變量0：寫反變量四位數(shù)碼比較器邏輯式：（2-168）a3>b3

100a3=b3a2=b2a1=

b1a0=b0

010a3=b3a2=b2a1=

b1a0<b0

001a3=b3a2=b2a1=

b1a0>b0

100a3=b3a2=b2a1<b1

001

a3=b3a2=b2a1>

b1

100a3=b3a2<b2

001a3=b3a2>b2

100a3<b3

001

比較輸入

輸出

a3b3a2b2a1b1a0b0

LES(A>B)(A=B)(A<B)四位數(shù)碼比較器的真值表（2-169）四位數(shù)碼比較器74LS85（向高位輸出）1電源、地?cái)?shù)據(jù)輸入端22低位結(jié)果輸入34比較結(jié)果A0B0B1A1A2B2A3UCC(A=B)LA3B2A2A1B1A0B0B3B3(A<B)L(AB)LABA=BA<BGND(A<B)L(A=B)L(AB)LA<BA=BA<B（2-170）例1：七位二進(jìn)制數(shù)碼比較器（采用兩片74LS85）“1”必接好（A>B）L（A<B）LA>BA=BA<BA1B1A0B0A3B3A2B2（A=B）L74LS85（A>B）L（A<B）LA>BA=BA<BA1B1A0B0A3B3A2B2（A=B）L74LS85(1)(2)a3a2a1a0a6a5a4Ab3b2b1b0b6b5b4B高位片低位片（2-171）例2：挑出等于和大于5的四位二進(jìn)制數(shù)。方案一