第六章 存儲系統(tǒng)1

第六章存儲系統(tǒng)1存儲系統(tǒng)概述存儲器：存放程序和數(shù)據(jù)的部件存儲介質(zhì)：0、1兩個穩(wěn)態(tài)的部件存儲位：信息的最小單位

存儲單元：若干位的集合，可以是一個字或字節(jié)字存儲單元、字節(jié)存儲單元

存儲體：存儲單元的集合

地址：存儲單元的編號存儲容量：存儲單元的總數(shù)2存儲器的分類1.按存儲器在計算機系統(tǒng)中的作用

(1)高速緩沖存儲器(Cache)：內(nèi)存與CPU之間的緩沖，比內(nèi)存快，比寄存器慢，存放某程序段、數(shù)據(jù)的副本(2)主存儲器：內(nèi)存，隨機訪問，快存儲計算機運行期間正在使用的程序和數(shù)據(jù)(3)輔助存儲器：外存，慢(4)控制存儲器：專門存放微程序3存儲器的分類2.按存儲介質(zhì)

(1)半導(dǎo)體存儲器：主存、u盤(2)磁表面存儲器：軟、硬盤

(3)光存儲器

4存儲器的分類3.按存取方式

(1)隨機存取存儲器(RandomAccessMemory，RAM)

(2)只讀存儲器(ReadOnlyMemory，ROM)

(3)串行訪問存儲器順序存取存儲器(SequentialAccessMemory，SAM)：磁帶機直接存取存儲器(DirectAccessMemory，DAM)：磁盤（與隨機存取的區(qū)別）5存儲器的分類4.按信息的可保存性

易失性存儲器

非易失性存儲器

破壞性讀出

非破壞性讀出67

掩膜式ROM(MROM)MROM的內(nèi)容是由半導(dǎo)體生產(chǎn)廠家按用戶的需求在芯片的生產(chǎn)過程中直接寫入，寫入之后無法改變其內(nèi)容。8

PROM允許利用專門的設(shè)備（編程器或?qū)懭肫鳎懭胱约旱某绦颍坏懭牒蟊銦o法改變，因此它是一種一次性可編程的ROM。9

用紫外線燈制作的擦抹器照射存儲器芯片上的透明窗口，使芯片中原來存儲的內(nèi)容被擦除，用戶可以再編程。由于是用紫外線燈進行擦除的，所以只能對整個芯片擦除，而不能對芯片中個別需要改寫的存儲單元單獨擦除和重寫。10

E2PROM是采用電氣方法來進行擦除的，在聯(lián)機條件下既可以用字擦除方式擦除，也可以用數(shù)據(jù)塊擦除方式擦除。11

既可在不加電的情況下長期保存信息，又能在線進行快速擦除與重寫微機的主板采用閃速存儲器來存儲基本輸入/輸出系統(tǒng)(BIOS)程序

12存儲單元電路由六個MOS管組成，其中核心的兩個MOS管構(gòu)成一個雙穩(wěn)態(tài)觸發(fā)器。SRAM狀態(tài)穩(wěn)定、接口簡單、速度高，但集成度低、成本高、功耗也較大，一般用來組成高速緩沖存儲器和小容量的主存。13

存儲元電路中不再依靠雙穩(wěn)態(tài)觸發(fā)器保存信息，而是依靠MOS電路中的柵極電容來存儲信息。雖然柵極電容上的電荷能保存相當(dāng)一段時間，可是電容上的電荷數(shù)目總是有限的，經(jīng)過一段時間后仍然會被泄放掉。因此，每隔一定的時間必須向柵極電容補充一次電荷，這個過程稱為“刷新”

DRAM比SRAM集成度高，功耗小，位價格低，一般用來組成大容量的主存。14主存儲器的主要技術(shù)指標(biāo)

1.存儲容量

主存容量：字節(jié)數(shù)或單元數(shù)×位數(shù)來描述

若主存按字節(jié)編址(8位)，則用字節(jié)數(shù)表示存儲容量的大小1KB=1024B=210B1MB=1K×1K=1024B×1024B=220B1GB=1KMB=1024×1024×1024B=230B若主存按字編址，即每個存儲單元存放一個字，字長超過8位，則用單元數(shù)×位數(shù)或字數(shù)×位數(shù)來描述容量。

15主存儲器的主要技術(shù)指標(biāo)

單元地址：存儲器中每個存儲單元的編號

存儲單元的長度：

每個存儲單元中可存放的二進制信息位數(shù)

按字編址的計算機、按字節(jié)編址的計算機p113編址方式16字長一個字，按字編址字長一個字，按字節(jié)編址低字節(jié)用偶地址，高字節(jié)用奇地址，字地址是2的倍數(shù)，即用它的低字節(jié)的地址來表示

字長兩個字，按字節(jié)編址字地址是4的整數(shù)倍(字長為4個字節(jié))17主存儲器的主要技術(shù)指標(biāo)2.速度

(1)存儲器存/取時間(MemoryAccessTime，TA)

讀或?qū)懸淮蔚臅r間(2)存儲周期時間(MemoryCycleTime，TM)破壞性讀出：恢復(fù)數(shù)據(jù)非破壞性讀出：恢復(fù)線路18主存儲器的主要技術(shù)指標(biāo)(3)數(shù)據(jù)傳送速率Bm

（位/秒）：單位時間內(nèi)寫入存儲器或從存儲器讀出信息的最大數(shù)量。[例6-1]存儲器的TM=250ns,總線寬度W=8位，求Bm=?解：Bm=8/Tm=4*106（字節(jié)/秒）3.可靠性4.功耗5.價格19主存儲器的基本結(jié)構(gòu)

20主存儲器的基本結(jié)構(gòu)

1.存儲體：存儲字為64位（字長），表示一個存儲周期能夠從存儲器中讀或?qū)懸粋€長度為64位的數(shù)據(jù)。字長并不一定是編址單位，也不一定是所需信息的長度。

圖6-5：數(shù)據(jù)在主存中的存放方法P112講過（指令系統(tǒng)）地址空間（地址位數(shù)決定）2．地址譯碼器3．讀寫放大器4．控制電路：讀時不寫，寫時不讀21字節(jié)編址，存儲字地址的最末三位必定為000存儲字長為64位

讀/寫的數(shù)據(jù)有四種不同長度，它們分別是字節(jié)（8位）、半字（16位）、單字（32位）和雙字（64位）

22不浪費存儲器資源

除了訪問一個字節(jié)以外，當(dāng)要訪問一個雙字、一個單字或一個半字時都有可能跨越兩個存儲字

23一個存儲字的起始位置開始存放

一半的存儲空間被浪費

24雙字地址的最末三個二進制位必須為000單字地址的最末兩位必須為00半字地址的最末一位必須為0見P112能夠保證無論訪問雙字、單字、半字或字節(jié)，都能在一個存儲周期內(nèi)完成，盡管存儲器資源仍然有浪費

25存儲系統(tǒng)的層次結(jié)構(gòu)

快慢26存儲系統(tǒng)的層次結(jié)構(gòu)

虛擬存儲系統(tǒng)

27存儲系統(tǒng)的層次結(jié)構(gòu)

內(nèi)部只有寄存器三級兩層次的整體。用戶就可以使用一個大容量(決定于輔存)、低價格(接近于輔存)、高速度(主要決定于高速緩存)的存儲器系統(tǒng)

28主存儲器

主存儲器特征:(1)采取隨機存取方式：按地址直接訪問存儲器的任何一個單元，訪問時間與地址無關(guān)

(2)工作速度快：微機中主存與CPU之間設(shè)置高速緩沖存儲器，巨型機中則普遍采用多存儲體交叉訪問的工作方式。

(3)有一定的存儲容量：地址空間=2地址位數(shù)29主存儲器

基本存儲電路

：（見前）1.半導(dǎo)體隨機存儲器(RAM)

SRAM

DRAM2.半導(dǎo)體只讀存儲器(ROM)

掩膜式ROM(MROM)一次可編程ROM(PROM)可擦除可編程ROM(EPROM)閃速存儲器30存儲器芯片

一、SRAM芯片

1.靜態(tài)MOS存儲器芯片結(jié)構(gòu)（位結(jié)構(gòu)芯片，4096*1位）31存儲器芯片

(1)存儲體（圖6-9若干片，每片選中1位）16位，字長xy32存儲器芯片

(2)地址譯碼器（不同的方式）單譯碼方式：又稱字選法，所對應(yīng)的存儲器是字結(jié)構(gòu)的。容量為M個字的存儲器（M個字，每字b位），排列成M行×b列的矩陣

字線位線，某一字線被選中時，同一行中的各位D0-D3都被選中，由讀/寫電路對各位進行讀出或?qū)懭氩僮鳌?/p>

優(yōu)點：結(jié)構(gòu)簡單缺點：當(dāng)字數(shù)較多時，譯碼器將變成復(fù)雜而龐大，使存儲器的成本迅速上升，性能下降。

33存儲器芯片

雙譯碼方式：X和Y兩個方向的選擇線在存儲體內(nèi)部的每個存儲元上交叉，以選擇相應(yīng)的存儲單元。1)位結(jié)構(gòu)的存儲器芯片：容量為M×1位，把M個存儲元排列成存儲矩陣（盡可能排列成方陣）。若要組成一個M字×b位的存儲器，就需要把b片M×1位的存儲器芯片并列連接起來，即在圖6-9所示Z方向上重疊b塊芯片。

圖6-11所示結(jié)構(gòu)是4096×1位，排列成64×64的矩陣。地址碼共12位(64*64=4096=212)，X方向和Y方向各6位。譯碼輸出線2×26=128條。34存儲器芯片

2)字段結(jié)構(gòu)的存儲器芯片：在一條行選擇線上安排s個b位長的字。行選擇線為M/s條，列選擇線為s，而每一條列選擇線同時選擇b位數(shù)據(jù)。K位地址線也要劃分為兩部分：Kx=log2(M/s)，Ky=log2S。Intel2114是一種1K×4位的靜態(tài)MOS芯片1K×4位（即一塊芯片上有1024個字，每個字4位）的靜態(tài)MOS芯片1024*4=4096=64*64位，210=1024，所以是10根地址線26=6424=1664/4=163564行64/4=16列36存儲器芯片

(3)驅(qū)動器：增加負載能力(4)I/O電路：(5)片選和讀/寫控制電路：只有片選信號有效時，該芯片才被選中，其所連的地址線才有效，才能對它進行讀或?qū)懖僮鳌?0，=0，則W=1，控制寫入電路進行寫入；=1，則

R=1，控制讀出電路進行讀出；當(dāng)=1時R=0、W=0,讀與寫均不能進行。

37存儲器芯片

[例6-2]某SRAM芯片，其存儲容量為16K×8位，問：（1）

該芯片引出線的最小數(shù)目應(yīng)為多少？（2）

該芯片的地址范圍是什么？解：(1)16K=214,所以地址線14條；字長8位，所以數(shù)據(jù)線8條，片選信號、讀/寫信號、電源線、地線該芯片引出線的最小數(shù)目為26。（2）該芯片的地址范圍為0000H-3FFFH。00000000000000——11111111111111

38存儲器芯片

2.存儲器的讀寫操作(1)讀周期1.地址有效,讀信號有效2.片選信號必須保持到數(shù)據(jù)穩(wěn)定輸出

3.數(shù)據(jù)輸出

讀（取）周期

讀出時間

39存儲器芯片

(2)寫周期1.地址有效2.片選、寫信號有效3.為使地址變化期間不會發(fā)生錯誤寫入，寫信號在地址變化期間失效4.可靠讀出后，地址方可失效40存儲器芯片

[例6-3]圖6-15是某SRAM的寫入時序圖，其中是讀/寫命令控制線，當(dāng)線為低電平時，存儲器按當(dāng)時地址2450H把數(shù)據(jù)線上的數(shù)據(jù)寫入存儲器。請指出圖中的錯誤，并畫出正確的寫入時序圖。41存儲器芯片

解：在寫為低電平（有效）時，地址、數(shù)據(jù)都不能再變化，正確的寫入時序圖，如圖6-16所示42作業(yè)：6.943存儲器芯片

二、DRAM芯片1.動態(tài)MOS存儲器結(jié)構(gòu)DMOS與SMOS的結(jié)構(gòu)大致相同。但DMOS的外圍控制電路相對要復(fù)雜一些。DRAM是利用電容器存儲電荷的特性來存儲數(shù)據(jù)缺點：必須不斷地刷新每個存儲單元中的信息優(yōu)點：提高存儲器芯片的存儲容量，降低成本，減少功耗。16K×1位DRAM芯片結(jié)構(gòu)示意圖，如圖6-17所示。

44214=16384=16k，所以本來應(yīng)為14位地址，但現(xiàn)在有7位，分時使用27=128行列地址選通行地址鎖存器行地址譯碼器453.讀出信號保存在讀出放大器中，讀出時，讀出放大器又使相應(yīng)的存儲單元的存儲信息自動恢復(fù)，所以讀出放大器還可用作再生放大器。

1.選中某行時，該行的128個存儲元都選通到讀出放大器。每個存儲元的信息都被鑒別、鎖存和重寫。

2.列譯碼器中只選通128個放大器中的一個，將讀出的信息送輸出鎖存器和緩沖器。行地址鎖存器行地址譯碼器46動態(tài)MOS存儲器芯片的特點：(1)動態(tài)存儲器中數(shù)據(jù)輸入線與數(shù)據(jù)輸出線是分開的而且可以鎖存；(2)它有控制信號，而沒有片選信號,擴展時用信號代替片選信號；(3)地址線引腳只引出一半，因此內(nèi)部有兩個鎖存器。行地址選通信號和列地址選通信號在時間上分時復(fù)用；(4)地址線也作刷新用；（逐行刷新）(5)刷新是動態(tài)MOS存儲器最突出的特點，靜態(tài)MOS存儲器不需要刷新。47存儲器芯片

2.讀/寫時序(1)讀周期1.行地址有效

5.數(shù)據(jù)可靠讀出后，撤銷列地址。數(shù)據(jù)可靠到達目的地后，撤銷行選通信號、列選通信號和讀命令2.行選通信號，將行地址鎖存3.可靠鎖存后，行地址撤銷，為了提高速度，此時可發(fā)讀信號。4.列地址有效，再發(fā)列選通信號，將列地址鎖存48存儲器芯片

(2)寫周期

1.行地址有效，發(fā)行選通信號和寫信號。2.行地址可靠鎖存后，行地址撤銷3.數(shù)據(jù)輸入端準備好數(shù)據(jù)，列地址有效，發(fā)列選通信號4.列地址可靠鎖存后，列地址撤銷5.數(shù)據(jù)可靠寫入后，撤銷輸入數(shù)據(jù)、行選信號、列選信號、寫命令49存儲器芯片

3.動態(tài)存儲器的刷新原因：MOS管柵極電容上的電荷只能保持幾個毫秒，所以每隔一定時間必須對存儲體中的所有存儲元的柵極電容補充電荷，這個過程就是刷新。刷新操作特點：類似于讀出操作，但：

不需要信息輸出不需要加片選信號，即整個存儲器中的所有芯片同時被刷新。一般應(yīng)該在2ms內(nèi)將全部存儲體刷新一遍。刷新通常是一行一行地進行的，每一行中各存儲元同時被刷新

不需要列地址50存儲器芯片

(1)集中刷新方式:圖6-19(a)16K*1DRAM(2)分散刷新方式:圖6-19(b)(3)異步刷新方式:圖6-19(c)51集中刷新：16K*1，所以設(shè)存儲器為128*128矩陣，既有128行要刷新。設(shè)讀/寫周期tc=0.5μs，則4000-128個tc用于讀寫或未選中，后128個tc集中刷新。死時間52分散刷新：系統(tǒng)（存取）周期tS分為兩半，前半段時間用來進行讀或?qū)懟虮３?，后半段時間作為刷新時間。即讀寫后立即刷新。每128（行數(shù)）個tS，整個存儲器就刷新一次。

讀寫周期tc=0.5μs，ts=1μs，則2ms刷新2000次，只需刷128次，過于頻繁

53

異步刷新：2ms/128次刷新≈15.5μs/次，即每隔15.5μs刷一次即可。15.5μs的前半段可讀寫若干次（為15μs）后半段用于刷新（耗時0.5μs）54存儲器芯片

[例6-4]有一個16K×16的存儲器，由1K×4位的DRAM芯片（內(nèi)部結(jié)構(gòu)為64×16，引腳同SRAM）構(gòu)成，問：(1)采用異步刷新方式，如單元刷新間隔不超過2ms，則刷新信號周期是多少？(2)如采用集中刷新方式，存儲器刷新一遍最少用多少讀/寫周期？設(shè)讀/寫周期為0.1us,死時間率是多少？解：(1)采用異步刷新方式，在2ms時間內(nèi)分散地把芯片64行刷新一遍故刷新信號的時間間隔為2ms/64=31.25us，即可取刷新信號周期為30us。(2)如采用集中刷新方式，假定T為讀/寫周期，如果16組同時進行刷新，則所需刷新時間為64T。因為T單位為us，2ms=2000us，則死時間率為64T/2000×100%=0.32T%。55存儲器芯片

4．動態(tài)MOS存儲器與靜態(tài)MOS存儲器的比較(1)

DRAM使用簡單的單管單元作為存儲元，每片存儲容量較大，約是SRAM的4倍；

DRAM采用地址復(fù)用技術(shù)，引腳數(shù)比SRAM要少很多，封裝尺寸也比較小；(2)

DRAM的價格比較便宜，大約只有SRAM的1/4；(3)

由于使用動態(tài)元件，DRAM所需功率大約只有SRAM的1/6；(4)

DRAM由于使用動態(tài)元件，它的速度比SRAM要低；(5)

DRAM需要再生，這不僅浪費了寶貴的時間，還需要有配套的再生電路，其也要消耗一部分功率；(6)

SRAM一般用作容量不大的高速存儲器，DRAM一般用作主存(7)

它們共同的特點是當(dāng)供電電源切斷時，原存儲的信息也消失。56三、ROM芯片：EPROM的存儲器芯片Intel2716為例。2K×8位的只讀存儲器，如圖6-20所示。采用雙譯碼方式，16K個存儲元排成128×128矩陣。2k=2048=21111根地址線A0～A10

7位地址用于行譯碼，選擇128行中的一行(27=128)4位地址用于列譯碼，以選擇16(128/8)組中的一組

被選中的一組8位同時讀出，經(jīng)緩沖器送至8個數(shù)據(jù)輸出端D0～D7。571.片選信號和PD/PGM為編程控制信號，在正常工作時，它們連在一起，芯片被選中時輸入低電平，可讀出數(shù)據(jù)。芯片未被選中(即不工作)時，PD/PGM線輸入高電平，這樣可使EPROM的功耗下降(下降75%左右)。2.需要寫入信息(稱為“編程”)時：電源線VPP

改接+25V(平時接+5V，與電源線VCC

相同)，將要寫入的存儲單元的地址送上地址線，要寫入的8位數(shù)據(jù)送數(shù)據(jù)線，然后在PD/PGM輸入端加上一個寬度為50ms(不能大于55ms)的正脈沖(+5V)，在編程邏輯控制下，就可實現(xiàn)寫入。58主存儲器的構(gòu)造要組成一個主存要考慮：如何選片的問題如何把芯片連接起來的問題。1．主存容量的擴展根據(jù)存儲器所要求的容量和選定的存儲器芯片的容量，就可以計算出總的芯片數(shù)，即

總片數(shù)=總?cè)萘?（容量/片）例：存儲器容量為8K×8b,若選用2114芯片(1K×4b/片)，則需要：

8k*8b/（1k*4b/片）=8*2片=16片

59主存儲器的構(gòu)造擴展字長（位擴展）擴展字數(shù)（字擴展）(1)位擴展位擴展是指只在位數(shù)方向的擴展（字長加長），而芯片的字數(shù)和存儲器的字數(shù)是一致的。位擴展的連接方式是將各存儲器芯片的地址線、片選線和讀/寫線相應(yīng)的并聯(lián)起來，而將各芯片的數(shù)據(jù)線單獨列出。例：用16M×1b/片的SRAM芯片組成16M×32b的存儲器所需芯片數(shù)=16M*32b/(16M*1b/片）=32片如圖6-21所示：

602.224=16M每片尋出一位片數(shù)多則位數(shù)多，字長加長1.32片芯片的地址線A0～A23分別并聯(lián)在一起各芯片的片選信號以及讀寫控制信號也都分別連到一起只有數(shù)據(jù)線D0～D31各自獨立，每片代表一位

3.各芯片采用相同的地址信號，數(shù)據(jù)線分別連接到數(shù)據(jù)總線上的相應(yīng)位。當(dāng)CPU訪問該存儲器時，其發(fā)出的地址和控制信號同時傳給32片芯片，選中每片芯片的同一單元，相應(yīng)單元內(nèi)容被同時讀至數(shù)據(jù)總線的各位，或?qū)?shù)據(jù)總線上的內(nèi)容分別同時寫入相應(yīng)單元。地址線的負載數(shù)為芯片數(shù)數(shù)據(jù)線的負載數(shù)為1

6162主存儲器的構(gòu)造(2)字擴展字擴展是指僅在字數(shù)方向擴展，而位數(shù)不變。字擴展將芯片的的地址線、數(shù)據(jù)線、讀/寫線并聯(lián)，由片選信號來區(qū)分各個芯片。

例：用2M×8b/片的SRAM芯片組成16M×8b的存儲器所需芯片數(shù)=16M*8位/（2M*8位/片)=8片。

如圖6-22所示：632.221=2M用于片內(nèi)尋址每次尋8位1.23=8用于片選，一次選一片。片數(shù)多字長仍為8位但總字數(shù)增多3.應(yīng)為D0-D7，每次只有8位數(shù)。數(shù)據(jù)線和低位地址線的負載數(shù)為存儲器芯片的個數(shù)高位地址線的負載為16465(3)字和位同時擴展

當(dāng)構(gòu)成一個容量較大的存儲器時，往往需要在字數(shù)方向和位數(shù)方向上同時擴展，就將是前兩種擴展的組合。用512片16M×1b/片的SRAM芯片組成256M×32b存儲器

32b/1b=32（位擴展）256M/16M=16（字擴展）16片32片…66(3)字和位同時擴展

當(dāng)構(gòu)成一個容量較大的存儲器時，往往需要在字數(shù)方向和位數(shù)方向上同時擴展，就將是前兩種擴展的組合。用512片16M×1b/片的SRAM芯片組成256M×32b存儲器

16片32片…片內(nèi)尋址，選中1位共256M=228，所以cpu共28根地址線16組=24，片選用于選組（摞）16M=224，片內(nèi)67(3)字和位同時擴展

當(dāng)構(gòu)成一個容量較大的存儲器時，往往需要在字數(shù)方向和位數(shù)方向上同時擴展，就將是前兩種擴展的組合。用512片16M×1b/片的SRAM芯片組成256M×32b存儲器

16片32片…片內(nèi)尋址，選中1位數(shù)據(jù)線的負載數(shù)為組數(shù)低位地址的負載數(shù)為存儲器芯片數(shù)，高位地址的負載數(shù)為每組片數(shù)共256M=228，所以cpu共28根地址線16組=24，片選用于選組（摞）16M=224，片內(nèi)68692．存儲器芯片的地址分配和片選

片選：片選信號通過高位地址得到的。字選：片內(nèi)的字選是由ＣＰＵ低位地址線選擇。實現(xiàn)片選的方法可分為三種：線選法、全譯碼法和部分譯碼法。(1)線選法：用除去片內(nèi)尋址外的高位地址線直接(或經(jīng)反相器)接至各個存儲芯片的片選端，當(dāng)某地址線信號為“0”時，就選中與之對應(yīng)的存儲芯片。（一位對一片）圖6-24為4片2K×8b用線選法構(gòu)成的8K×8b存儲器的連接圖。各芯片的地址范圍如表6.1所列，設(shè)地址總線有20位(A0～A19)。

70一片對應(yīng)一位71表6.1線選法的地址分配芯片A19～A15A14～A11A10～A0地址范圍(空間)0#未用0000111000…011…107000～077FFH1#未用110100…011…106800～06FFFH2#未用101100…011…105800～05FFFH3#未用011100…011…103800～03FFFH72(2)全譯碼法：將片內(nèi)尋址外的全部高位地址線作為地址譯碼器的輸入，把經(jīng)譯碼器譯碼后的輸出作為各芯片的片選信號，將它們分別接到存儲器芯片的片選端，以實現(xiàn)對存儲器芯片的選擇。各芯片的地址如表6.2所列。

表6.2全譯碼法的地址分配芯片A19～A13A12A11A10～A0地址范圍(空間)0#0…00000…011…100000～007FFH1#0…00100…011…100800～00FFFH2#0…01000…011…101000～017FFH3#0…01100…011…101800～01FFFH73線選法和全譯碼相結(jié)合的方法，就是部分譯碼。部分譯碼：用除片內(nèi)尋址外的高位地址的一部分來譯碼產(chǎn)生片選信號。用4片2K×8b的存儲芯片組成8K×8b存儲器，需要四個片選信號，因此只要用兩位地址線來譯碼產(chǎn)生。

尋址8K×8b存儲器時未用到高位地址A13～A19（共7位），所以A12=A11=0，均選中0#；A12A11=01，均選中1#……8KBRAM中的任一個存儲單元，都對應(yīng)有2(20-13)=27=128個地址。這種一個存儲單元出現(xiàn)多個地址的現(xiàn)象稱地址重疊。

74從地址分布來看，這8KB存儲器實際上占用了CPU全部的空間(1MB)。每片2K×8b的存儲器芯片有1M/4=256K的地址重疊區(qū)，如圖6-25所示。令未用到的高位地址全為0，這樣確定的存儲器地址稱為基本地址，本例中8K×8b存儲器的基本地址即00000H～007FFH。部分譯碼法較全譯碼簡單，但存在地址重疊區(qū)。實際應(yīng)用中，存儲器芯片的片選信號可根據(jù)需要選擇上述某種方法或幾種方法并用。

A19-13A12A11片內(nèi)選址00…00~11…110000…00~11…110175[例6-5]用帶片選輸入端CS的存儲器芯片ROM(1K×8b)和RAM(2K×4b)及少量邏輯門，組成存儲容量為4K×8位的存儲器，并且ROM和RAM各占存儲容量的一半。求該存儲器所需要的ROM和RAM的芯片數(shù)量并畫出其組成框圖。解：ROM的芯片數(shù)量為（1/2）*4K/1K*(8/8)=2(片)RAM的芯片數(shù)量為（1/2）*4k/2k*(8/4)=2(片)ROM需要進行字擴展，而RAM需要進行位擴展。該存儲器為4K，需要12位地址?？捎米罡呶籄11

來選擇ROM或RAM，這里設(shè)A11=0時選中ROM工作，A11=1時選中RAM工作。RAM芯片容量為2K，片內(nèi)地址需要11位(A0～A10)；ROM芯片容量為1K，片內(nèi)地址需要10位(A0～A9)，可用A11A10

作為片選信號(A11A10=00時選中其中的一片進行操作，A11A10=01時選中另一片進行操作)。最后可得出該存儲器的組成框圖，如圖6-26所示。

7677主存儲器和CPU的連接

1．主存和CPU之間的硬連接

主存與CPU的硬連接：如圖6-27所示。

地址總線(AB)數(shù)據(jù)總線(DB)控制總線(CB)782.CPU總線的負載能力：見前P61,64,68

3.CPU對主存的基本操作

(1)讀操作讀操作是指從CPU送來的地址所指定的存儲單元中取出信息，再送給CPU，其操作過程是：l

地址→MAR→AB CPU將地址信號送至地址總線；l

Read CPU發(fā)讀命令；l

WaitforMFC

等待存儲器工作完成信號；l

M(ADDR)→DB→MDR 讀出信息經(jīng)數(shù)據(jù)總線送至CPU。(2)

寫操作寫操作是指將要寫入的信息存入CPU所指定的存儲單元中，其操作過程是：l

地址→MAR→AB CPU將地址信號送至地址總線；l

數(shù)據(jù)→MDR→DB CPU將要寫入的數(shù)據(jù)送至數(shù)據(jù)總線；l

Write CPU發(fā)寫命令；l

WaitforMFC

等待存儲器工作完成信號。

CPU和主存的速度匹配有兩種匹配方式：同步存儲器讀取和異步存儲器讀取。

79提高存儲器性能的技術(shù)

存儲器的兩大指標(biāo)：速度和容量存儲器芯片制造技術(shù)單機系統(tǒng)中提高存儲器性能的技術(shù)：雙端口存儲器并行主存儲器高速緩沖存儲器虛擬存儲器

80存儲器芯片技術(shù)

動態(tài)存儲器芯片的新技術(shù)：

FDM(fastpagemode)DRAM

EDO(extendeddataout)DRAM

S(Synchronous)DRAM

DDR(doubledatarate)SDRAM

81存儲器芯片技術(shù)

動態(tài)存儲器芯片的新技術(shù)：

FDM(fastpagemode)DRAM

EDO(extendeddataout)DRAM

S(Synchronous)DRAM

DDR(doubledatarate)SDRAM

快速頁式動態(tài)存儲器:在頁面訪問方式的存儲器芯片中，如果前后順序訪問的存儲單元處于存儲元陣列的同一行(稱為頁面)中時。只要在輸入行地址之后保持信號不變，在的控制下，輸入不同的列地址就可以對一行中的不同數(shù)據(jù)進行快速連續(xù)的訪問。

行地址重復(fù)用，節(jié)省輸入地址帶來的延遲82存儲器芯片技術(shù)

動態(tài)存儲器芯片的新技術(shù)：

FDM(fastpagemode)DRAM

EDO(extendeddataout)DRAM

S(Synchronous)DRAM

DDR(doubledatarate)SDRAM

增強數(shù)據(jù)輸出存儲器：增加了一個數(shù)據(jù)鎖存器

EDO輸出數(shù)據(jù)在整個CAS周期都是有效的,不必等待當(dāng)前的讀/寫周期完成即可啟動下一個讀/寫周期

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