第八章-可編程邏輯器件

第八章可編程邏輯器件（PLD,ProgrammableLogicDevice）目錄8.1概述*8.2現(xiàn)場(chǎng)可編程邏輯陣列（FPLA）8.3可編程陣列邏輯（PAL）8.4通用陣列邏輯（GAL）8.5可擦除的可編程邏輯器件（EPLD）8.6復(fù)雜的可編程邏輯器件（CPLD）8.7現(xiàn)場(chǎng)可編程門(mén)陣列（FPGA）8.8在系統(tǒng)可編程通用數(shù)字開(kāi)關(guān)（ispGDS）8.9PLD的編程一、PLD的基本特點(diǎn)1.數(shù)字集成電路從功能上有分為通用型、專用型兩大類2.PLD的特點(diǎn)：是一種按通用器件來(lái)生產(chǎn)，但邏輯功能是由用戶通過(guò)對(duì)器件編程來(lái)設(shè)定的數(shù)字系統(tǒng)8.1概述二、PLD的發(fā)展和分類PROM是最早的PLDFPLA現(xiàn)場(chǎng)可編程陣列邏輯PAL可編程邏輯陣列GAL通用陣列邏輯EPLD可擦除的可編程邏輯器件CPLD復(fù)雜可編程邏輯器件FPGA現(xiàn)場(chǎng)可編程門(mén)陣列ISP-PLD在系統(tǒng)可編程的PLDLDPLDHDPLD三、LSI中用的邏輯圖符號(hào)PLA的與陣列和或陣列均可編程。下圖是典型的PLA陣列。O2O1O0I2I1I0或陣列（可編程）與陣列（可編程）

在采用PLA實(shí)現(xiàn)邏輯函數(shù)時(shí)，由與陣列構(gòu)成與項(xiàng)，然后用或陣列實(shí)現(xiàn)相應(yīng)的或運(yùn)算。

PLA的容量用陣列與門(mén)數(shù)×或門(mén)數(shù)表示。右圖PLA的容量為6×3.8.2現(xiàn)場(chǎng)可編程邏輯陣列FPLA

PLA有組合型和時(shí)序型兩種類型，分別適用于實(shí)現(xiàn)組合函數(shù)和時(shí)序函數(shù)。時(shí)序PLA包含三個(gè)組成部分：與陣列或陣列觸發(fā)器網(wǎng)絡(luò)…….........x0x1xn-1p0Pk-1zm-1z0z1y0y1yr-1CPRESET基于FPLA的組合電路結(jié)構(gòu)的通用形式基于FPLA的時(shí)序電路結(jié)構(gòu)的通用形式8.3可編程陣列邏輯（PAL）8.3.1PAL的基本電路結(jié)構(gòu)8.3.2PAL的幾種輸出電路結(jié)構(gòu)和反饋形式8.3.3PAL的應(yīng)用舉例8.3.1PAL的基本電路結(jié)構(gòu)一、基本結(jié)構(gòu)形式 可編程“與”陣列+固定“或”陣列， 最簡(jiǎn)單的形式為：二、編程單元出廠時(shí)，所有的交叉點(diǎn)均有熔絲編程時(shí)有用的熔絲保留，無(wú)用的熔絲熔斷8.3.2PAL的幾種輸出電路結(jié)構(gòu)和反饋形式一、專用輸出結(jié)構(gòu)二、可編程輸入/輸出結(jié)構(gòu)三、寄存器輸出結(jié)構(gòu)四、異或輸出結(jié)構(gòu)五、運(yùn)算選通反饋結(jié)構(gòu)一.專用輸出結(jié)構(gòu)輸出端是與或門(mén)互補(bǔ)輸出結(jié)構(gòu)用途：產(chǎn)生組合邏輯電路二.可編程輸入/輸出結(jié)構(gòu)用途：組合邏輯電路，有三態(tài)控制可實(shí)現(xiàn)總線連接可將輸出作輸入用三.寄存器輸出結(jié)構(gòu)用途：產(chǎn)生時(shí)序邏輯電路移位寄存器四.異或輸出結(jié)構(gòu)時(shí)序邏輯電路異或可對(duì)“與-或”輸出求反五.運(yùn)算反饋結(jié)構(gòu)時(shí)序邏輯電路可產(chǎn)生A、B的十六種算術(shù)、邏輯運(yùn)算8.3.3PAL的應(yīng)用舉例例8.3.1

用PAL器件設(shè)計(jì)一個(gè)數(shù)值判別電路。要求判斷4位二進(jìn)制數(shù)DCBA的大小分別屬于0~5、6~10、11~15三個(gè)區(qū)間的哪一個(gè)之中。

解：

以Y0=1表示DCBA的數(shù)值在0~5之間，以Y1=1表示DCBA的數(shù)值在6~10之間，以Y2=1表示DCBA的數(shù)值在11~15之間，十進(jìn)制數(shù)二進(jìn)制數(shù)

DCBA

Y0Y1Y20

00001001

00011002

00101003

00111004

01001005

01011006

01100107

01110108

10000109

100101010

101001011

101100112

110000113

110100114

1110

00115

1111001（2）寫(xiě)出函數(shù)式并化簡(jiǎn)（3）選擇PAL：4個(gè)以上的輸入變量3個(gè)以上的輸出變量至少有一個(gè)或門(mén)包含3個(gè)乘積項(xiàng)選PAL14H4（1）寫(xiě)出真值表（4）編程PAL的缺點(diǎn)：雙極型熔絲工藝，一旦編程以后不能修改采用CMOS可擦除單元的PAL克服了不可修改的缺點(diǎn)，但輸出結(jié)構(gòu)類型繁多，設(shè)計(jì)不便。解決方案：GAL8.4通用邏輯陣列GAL8.4.1電路結(jié)構(gòu)形式可編程“與”陣列+固定“或”陣列+可編程輸出電路

OLMC編程單元特點(diǎn)：采用電可擦除的MOS（E2CMOS）——可改寫(xiě)GAL16V832*64位可編程與陣列8個(gè)三態(tài)輸出緩沖器10個(gè)輸入緩沖器E2CMOS編程單元8.4.2輸出邏輯宏單元OLMC數(shù)據(jù)選擇器OLMC的工作模式8.4.3GAL的輸入和輸出特性GAL是一種較為理想的高輸入阻抗器件，而且內(nèi)部的輸入電路具有濾除噪音和靜電防護(hù)功能。GAL的輸出緩沖電路具有兩個(gè)突出特點(diǎn)：（1）采用單一類型的N溝道增強(qiáng)型MOS管（2）輸出具有“軟開(kāi)關(guān)”特性。8.5可擦除的可編程邏輯器件（EPLD）1、工藝－采用CMOS制作2、電路結(jié)構(gòu)－GAL=PAL+OLMC3、特點(diǎn)：低功耗，高噪聲容限—CMOS工藝集成度高，價(jià)格低、可改寫(xiě)—UVEPROM工藝輸出為OLMC，同時(shí)添加預(yù)置數(shù)和異步置0功能信號(hào)傳輸時(shí)間可預(yù)測(cè)8.6復(fù)雜的可編程邏輯器件（CPLD）由GAL發(fā)展而來(lái),其主體仍是與陣列和邏輯宏結(jié)構(gòu)（1）通用邏輯模塊GLB其邏輯功能可由用戶規(guī)定（2）輸入/輸出單元IOC它提供了內(nèi)部邏輯和外部封裝之間的接口（3）互聯(lián)資源IR8.7現(xiàn)場(chǎng)可編程門(mén)陣列（FPGA）（1）可編程邏輯模塊CLB其邏輯功能可由用戶規(guī)定（2）輸入/輸出模塊IOB它提供了內(nèi)部邏輯和外部封裝之間的接口（3）互聯(lián)資源IR（4）嵌入式存儲(chǔ)塊SRAM一、基本結(jié)構(gòu)1.IOB2.CLB3.IR4.SRAM1.IOB可以設(shè)置為輸入/輸出；輸入時(shí)可設(shè)置為：同步（經(jīng)觸發(fā)器） 異步（不經(jīng)觸發(fā)器）2.CLB本身包含了組合電路和觸發(fā)器，可構(gòu)成小的時(shí)序電路將許多CLB組合起來(lái)，可形成大系統(tǒng)3.IR4.SRAM

分布式

每一位觸發(fā)器控制一個(gè)編程點(diǎn)

二、*編程數(shù)據(jù)的裝載數(shù)據(jù)可先放在EPROM或PC機(jī)中通電后，自行啟動(dòng)FPGA內(nèi)部的一個(gè)時(shí)序控制邏輯電路，將在EPROM中存放的數(shù)據(jù)讀入FPGA的SRAM中“裝載”結(jié)束后，進(jìn)入編程設(shè)定的工作狀態(tài)??！每次停電后，SRAM中數(shù)據(jù)消失下次工作仍需重新裝載8.8在系統(tǒng)可編程通用數(shù)字開(kāi)關(guān)（ispGDS）ispGDS22的結(jié)構(gòu)框圖優(yōu)點(diǎn)：設(shè)計(jì)簡(jiǎn)單、方便、易于調(diào)試、測(cè)試。ispGDS－In-SystemProgrammableGenericDigitalSwitch8.9PLD的編程以上各種PLD均需離線進(jìn)行編程操作一、開(kāi)發(fā)系統(tǒng)硬件：計(jì)算機(jī)+編程器軟件：開(kāi)發(fā)環(huán)境（軟件平臺(tái)）

VHDL,Verilog

真值表，方程式，電路邏輯圖（Schematic）狀態(tài)轉(zhuǎn)換圖（FSM）二、步驟抽象（系統(tǒng)設(shè)計(jì)采用Top-Down的設(shè)計(jì)方法）選定PLD選定開(kāi)發(fā)系統(tǒng)編寫(xiě)源程序（或輸入文件）調(diào)試，運(yùn)行仿真