EDA復習大綱資料

word文檔可自由復制編輯第一章什么是EDA技術(shù)？什么是狹義EDA？什么是廣義EDA？（P2）答：EDA技術(shù)是一門迅速發(fā)展起來的新技術(shù)。EDA設計就是設計人員在計算機上通過特定功能的軟件開發(fā)工具，以全自動或半自動化方式按要求完成電子系統(tǒng)的設計。狹義EDA技術(shù)就是以大規(guī)?？删幊踢壿嬈骷樵O計載體，以硬件描述語言為系統(tǒng)邏輯描述的主要表達方式，以計算機、大規(guī)?？删幊踢壿嬈骷拈_發(fā)軟件及實驗開發(fā)系統(tǒng)為設計工具，通過有關(guān)的開發(fā)軟件，自動完成用軟件的方式設計的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯、邏輯化簡、邏輯分割、邏輯綜合及優(yōu)化、邏輯布局布線、邏輯仿真，直至完成對于特定目標芯片的適配編譯、邏輯映射、編程下載等工作，最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T新技術(shù)。簡單的說狹義EDA技術(shù)也就是使用EDA軟件進行數(shù)字系統(tǒng)的設計。廣義EDA技術(shù)就是通過計算機及其電子系統(tǒng)的輔助分析和設計軟件，完成電子系統(tǒng)某一部分的設計過程?？删幊踢壿嬈骷陌l(fā)展歷史？（P8）答：可分為四個階段（見課本第8頁）?？删幊踢壿嬈骷拈_發(fā)設計流程？其中設計輸入可采用哪些方法輸入設計的電路？其中什么叫功能仿真什么叫時序仿真？其中什么叫綜合什么叫適配？(P16)答：其設計流程包括設計目標、設計輸入、功能仿真、綜合優(yōu)化、綜合后仿真、實現(xiàn)（FPGA設計）或適配（CPLD設計）、時序仿真、設計下載、系統(tǒng)調(diào)試及驗證等。設計輸入常采用硬件描述語言（HDL）輸入法、原理圖輸入法、IP核設計輸入方法等；功能仿真，也稱為前仿真，是在編譯之前對用戶所設計的電路進行邏輯功能驗證；時序仿真，也稱為后仿真，是指將布局布線的延時信息反標注到設計網(wǎng)表中來檢測有無時序違規(guī)現(xiàn)象；所謂綜合就是將較高級抽象層次的描述轉(zhuǎn)化成較低層次的描述；適配就是指將綜合生成的邏輯網(wǎng)表描述為具體CPLD芯片的實現(xiàn)過程。IEEE標準化的HDL語言有哪兩種？(P21)答：VerilogHDL和VHDL。第二章可編程邏輯器件有哪些分類方法？各分為哪幾類？按集成度分類按器件結(jié)構(gòu)分類乘積項結(jié)構(gòu)器件。其基本結(jié)構(gòu)為“與－或陣列”的器件，大部分簡單PLD和CPLD都屬于此類。查找表結(jié)構(gòu)器件。由簡單的查找表組成可編程門，再構(gòu)成陣列形式。大多數(shù)FPGA屬于此類。按編程工藝分類熔絲（Fuse）型。如早期的PROM。反熔絲（Anti-fuse）型。EPROM型。用紫外線進行擦除，可多次編程。EEPROM型。電可擦寫編程器件，大部分CPLD及GAL器件采用此類結(jié)構(gòu)。SRAM型。SRAM查找表結(jié)構(gòu)的器件，大部分FPGA器件采用此工藝。掉電丟失信息需重新配置。Flash型。多次編程，掉電不需要重新配置。簡單PLD中的PAL和GAL結(jié)構(gòu)上有何異同？答：GAL和PAL的最大差別在于GAL的輸出結(jié)構(gòu)可由用戶定義，是一種可編程的輸出結(jié)構(gòu)。GAL的兩種基本型號GAL16V8（20引腳）GAL20V8（24引腳）可代替樹十種PAL器件，因而稱為通用可編程電路。而PAL的輸出是由廠家定義好的，芯片選定后就固定了，用戶無法改變?？删幊踢壿嬈骷闹圃旃に嚕浚≒24）答：熔絲連接技術(shù)、反熔絲連接技術(shù)、SRAM技術(shù)、掩膜ROM、PROM技術(shù)、FLASH技術(shù)。CPLD的內(nèi)部結(jié)構(gòu)組成？（25）答：FB、宏單元、快速連接開關(guān)矩陣、IOB。FPGA的內(nèi)部結(jié)構(gòu)組成？（28）答：FPGA由6部分組成，分別為可編程輸入/輸出單元、基本可編程邏輯單元、嵌入式塊RAM、豐富的布線資源、底層嵌入功能單元和內(nèi)嵌專用硬核等。查找表原理？（29）答：查找表（Look-Up-Table)簡稱為LUT，LUT本質(zhì)上就是一個RAM。

目前FPGA中多使用4輸入的LUT，所以每一個LUT可以看成一個有4位地址線的RAM。

當用戶通過原理圖或HDL語言描述了一個邏輯電路以后，PLD/FPGA開發(fā)軟件會自動計算邏輯電路的所有可能的結(jié)果，并把結(jié)果事先寫入RAM,這樣，每輸入一個信號進行邏輯運算就等于輸入一個地址進行查表，找出地址對應的內(nèi)容，然后輸出即可。CPLD和FPGA比較？（40）答：（1）CPLD更適合完成各種算法和組合邏輯，F(xiàn)PGA更適合于完成時序邏輯。CPLD的連續(xù)式布線結(jié)構(gòu)決定了它的時序延遲是均勻的和可預測的，而FPGA的分段式布線結(jié)構(gòu)決定了其延時的不可預測性。在編程上，F(xiàn)PGA比CPLD具有更大的靈活性。FPGA的集成度比CPLD高，具有更復雜的布線結(jié)構(gòu)和邏輯實現(xiàn)。CPLD比FPGA使用起來更方便。CPLD的速度比FPGA快，并且具有較大的時間可預測性。這是由于FPGA是門級編程,并且CLB之間采用分布式互聯(lián),而CPLD是邏輯塊級編程,并且其邏輯塊之間的互聯(lián)是集總式的。在編程方式上，CPLD主要基于E2PROM或FLASH存儲器編程；FPGA大部分基于SRAM編程，每次上電時，需從器件外部編程。CPLD保密密性好，F(xiàn)PGA保密性差。一般情況下，CPLD的功耗要比FPGA大，且集成度越高越明顯?？删幊踢壿嬈骷倪x擇原則？（57）答：工藝的選擇、芯片資源、封裝和速度、IP核資源。舉例說明Altera公司可編程邏輯器件的主要產(chǎn)品？Altera公司CPLD器件系列：MAXII系列低成本、低功耗、高密度Altera公司FPGA器件系列：Cyclone系列低成本、低密度CycloneII系列低成本、高密度、低成本DSPFLEX系列經(jīng)典FPGA結(jié)構(gòu)、中低密度ACEX系列高密度、高性能、適于通信及音頻處理應用Stratix系列高密度、高性能、適于高速數(shù)字信號處理應用StratixII系列高密度、高性能、增強數(shù)字信號處理功能第三章VHDL程序的組成部分？各部分的作用？（60）答：一個完整的VHDL程序包含實體（entity）、結(jié)構(gòu)體（architecture）、配置（configuration）、包集合（package）、庫（library）5個部分。實體主要是用于描述外部設備的接口信號；結(jié)構(gòu)體用于描述系統(tǒng)的具體邏輯行為功能；包存放設計使用到的公共的數(shù)據(jù)類型、常數(shù)和子程序等；配置用來從庫中選擇所需單元來組成系統(tǒng)設計的不同版本；庫存放已經(jīng)編譯的實體、結(jié)構(gòu)體、包和配置等。端口模式有哪幾種？各模式有何異同？（61）答：端口模式有：in:輸入型，此端口為只讀型。out:輸出型，只能在實體內(nèi)部對其賦值。inout:雙向（輸入輸出型），既可讀也可賦值。buffer:緩沖型，與out相似，但可讀。輸入僅允許數(shù)據(jù)流入端口。輸出僅允許數(shù)據(jù)流從實體內(nèi)部輸出。緩沖模式的端口與輸出模式的端口類似，只是緩沖模式允許內(nèi)部引用該端口的信號。雙向模式可以代替輸入模式、輸出模式和緩沖模式。VHDL結(jié)構(gòu)體的描述有哪三種描述風格？分別使用哪些語句？65答：行為描述：常用語句的語句主要有進程、過程和函數(shù)。數(shù)據(jù)流描述：1）并行信號賦值；2）條件信號賦值；3）選擇信號賦值。結(jié)構(gòu)描述：元件例化語句。VHDL的庫可分為哪五種？哪些在使用前不需要說明？（67）答：IEEE庫、STD庫（默認庫）、面向ASIC的庫、WORK庫、用戶定義庫；除了WORK庫和STD庫外，其它的庫在使用前都需要進行說明。子程序定義的位置？子程序包含哪兩種類型？有何區(qū)別？（課件）答：子程序可以在三個位置定義：程序包、結(jié)構(gòu)體、進程。子程序有兩種類型：函數(shù)FUNCTION和過程PROCEDURE。VHDL標識符的使用規(guī)則？（75）答：（1）標識符由字母（A…Z；a…z）、數(shù)字和下劃線字符組成。任何標識符必須以英文字母開頭。末字符不能為下劃線。不允許出現(xiàn)兩個連續(xù)的下劃線。標識符中字母不區(qū)分大小寫。VHDL定義的保留字（或稱關(guān)鍵字）不能用作標識符。VHDL中的注釋由兩個連續(xù)短線（--）開始，直到行尾。VHDL的三種數(shù)據(jù)對象？使用時的區(qū)別？（76課件）答：常量、變量、信號。常量定義語句所允許的設計單元有程序包、實體、結(jié)構(gòu)體、塊、進程和子程序；變量是一個局部變量，它只能在進程語句、函數(shù)語句和過程語句結(jié)構(gòu)中使用，用作局部數(shù)據(jù)存儲；信號的使用和定義范圍是實體、結(jié)構(gòu)體和包集合（程序包）。VHDL中可由用戶自定義的數(shù)據(jù)類型有哪些？80答：可由用戶定義的數(shù)據(jù)類型有：1）枚舉類型；2）整數(shù)和實數(shù)類型；3）數(shù)組類型；4）記錄類型；5）子類型。什么叫重載操作符？90答：對已存在的操作符重新定義，使其能進行不同類型操作數(shù)之間的運算，稱為重載操作符。VHDL中順序語句有哪些？并行語句有哪些？90、100答：常用的順序描述語句有：變量與信號賦值語句、if語句、case語句、loop語句、next語句、exit語句、子程序、return語句、wait語句、null語句。常用的并發(fā)描述語句有下面幾類：1）進程描述語句；2）并行信號賦值語句；3）條件信號賦值語句；4）并行過程調(diào)用語句和塊語句。11.進程語句有什么特點？課件答：進程語句有以下幾個方面的特點：進程與進程，或其它并發(fā)語句之間可以并發(fā)執(zhí)行；在進程內(nèi)部的所有語句是按照順序執(zhí)行的；進程的啟動由其敏感向量表內(nèi)的敏感向量或者WAIT語句確定；進程與進程，或其它并發(fā)語句之間通過傳遞信號量實現(xiàn)通信的。條件信號賦值語句和選擇信號賦值語句使用時有什么不同點，分別與哪類語句等效？課件答：條件測試具有順序性，各條件語句的范圍允許有重疊。類似IF語句。在應用選擇信號賦值語句的時候應注意：各條件同時測試，不能有重疊的條件分支。最后條件可為others。否則，其它條件必須能包含表達式的所有可能值。選擇信號賦值語句與進程中的case語句等價。塊語句的作用？104答：塊語句將一系列并行描述語句進行組合，目的是改善并行語句及其結(jié)構(gòu)的可讀性。可使結(jié)構(gòu)體層次鮮明，結(jié)構(gòu)明確。元件例化語句的作用？答：元件例化即把低層元件安裝（調(diào)用）到當前層次設計實體內(nèi)部的過程。包括：類屬參數(shù)傳遞、元件端口映射。用VHDL設計一個4選一多路選擇器。答：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYmux41ISPORT(a,b,c,d:INSTD_LOGIC;s0:INSTD_LOGIC;s1:INSTD_LOGIC;y:OUTSTD_LOGIC);ENDENTITYmux41;ARCHITECTUREif_mux41OFmux41ISSIGNALs0s1:STD_LOGIC_VECTOR(1DOWNTO0);--定義標準邏輯位矢量數(shù)據(jù)BEGINs0s1<=s1&s0;--s1相并s0,即s1與s0并置操作PROCESS(s0s1,a,b,c,d)BEGINIFs0s1="00"THENy<=a;ELSIFs0s1="01"THENy<=b;ELSIFs0s1="10"THENy<=c;ELSEy<=d;ENDIF;ENDPROCESS;ENDARCHITECTUREif_mux41;用VHDL的元件例化語句設計一個雙2選1多路選擇器。答：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYmux21ISPORT(a1,a2,a3,s0,s1:INSTD_LOGIC;outy:OUTSTD_LOGIC);ENDENTITYmux21;ARCHITECTUREcase_mux21OFmux21ISSIGNALy:STD_LOGIC;BEGINu1:PROCESS(s0,a1,a2,a3)BEGINCASEs0IS--類似于真值表的case語句WHEN'0'=>y<=a2;WHEN'1'=>y<=a3;WHENOTHERS=>NULL;ENDCASE;ENDPROCESS;u2:PROCESS(s1,a1,a2,a3,y)BEGINCASEs1IS--類似于真值表的case語句WHEN'0'=>outy<=a1;WHEN'1'=>outy<=y;WHENOTHERS=>NULL;ENDCASE;ENDPROCESS;ENDARCHITECTUREcase_mux21;用VHDL的元件例化語句設計一個1位全減器。答：LIBRARYIEEE;--半減器描述USEIEEE.STD_LOGIC_1164.ALL;ENTITYh_subtracterISPORT(a,b:INSTD_LOGIC;Sub,Bro:OUTSTD_LOGIC);END;ARCHITECTUREoneOFh_subtracterISBEGINPROCESS(a,b)BEGINSub<=aXORb;Bro<=(NOTa)ANDb;ENDPROCESS;END;LIBRARYIEEE;--全減器USEIEEE.STD_LOGIC_1164.ALL;ENTITYf_subtracterISPORT(ain,bin,Bro_in:INSTD_LOGIC;Sub_out,Bro_out:OUTSTD_LOGIC);END;ARCHITECTUREoneOFf_subtracterISCOMPONENTh_subtracterPORT(a,b:INSTD_LOGIC;Sub,Bro:OUTSTD_LOGIC);ENDCOMPONENT;SIGNALc,d,e:STD_LOGIC;BEGINu1:h_subtracterPORTMAP(a=>ain,b=>bin,Sub=>c,Bro=>d);u2:h_subtracterPORTMAP(a=>c,b=>Bro_in,Sub=>Sub_out,Bro=>e);Bro_out<=dORe;END;第四章用VHDL設計一個3/8譯碼器。libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;entityencoder_387isport(sel:instd_logic_vector(2downtoo);en:instd_logic;code:outstd_logic_vector(7downto0));endencoder_38;architecturertlofencoder_38isbeginprocess（sel,en）beginif(en=’1’)thencaseselisWhen“000”=>code<=“00000001”；When“001”=>code<=“00000010”；When“010”=>code<=“00000100”；When“011”=>code<=“00001000”；When“100”=>code<=“00010000”；When“101”=>code<=“00100000”；When“110”=>code<=“01000000”；When“111”=>code<=“10000000”；Whenothers=>code<=“00000000”；endcase;elseCode<=“ZZZZZZZZ”；endif;endprocess;endrtl;用VHDL設計一個D觸發(fā)器。Libraryieee;Useieee.std_logic_1164.all;EntityfddisPort(clk,d,clr,pre,ce:instd_logic;q:outstd_logic);endfdd;architecturertlofdffissignalq_tmp:std_logic;beginq<=q_tmp;process(clk,clr,pre,c)beginif(clr=’1’)thenq_tmp<=’0’;elsif(pre=’1’)thenq_tmp<=’1’;elsifrising_edge(clk)thenif(ce=’1’)thenq_tmp<=d;elseq_tmp<=q_tmp;endif;endif;endprocess;endrtl;用VHDL設計一個帶異步復位和同步使能的十進制計數(shù)器。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT10ISPORT(CLK,RST,EN:INSTD_LOGIC;CQ:OUTSTD_LOGIC_VECTOR(3DOWNTO0);COUT:OUTSTD_LOGIC);ENDCNT10;ARCHITECTUREbehavOFCNT10ISBEGINPROCESS(CLK,RST,EN)VARIABLECQI:STD_LOGIC_VECTOR(3DOWNTO0);BEGINIFRST='1'THENCQI:=(OTHERS=>'0')--計數(shù)器異步復位ELSIFCLK'EVENTANDCLK='1'THEN--檢測時鐘上升沿IFEN='1'THEN--檢測是否允許計數(shù)（同步使能）IFCQI<9THENCQI:=CQI+1;--允許計數(shù),檢測是否小于9ELSECQI:=(OTHERS=>'0');--大于9，計數(shù)值清零ENDIF;ENDIF;ENDIF;IFCQI=9THENCOUT<='1';--計數(shù)大于9，輸出進位信號ELSE