白底+10第10章半導體制造工藝

第八章半導體制造工藝

1VLSICAD,CHP.3第十章半導體制造工藝10.0

集成電路制造工藝概述10.1幾個基本工藝步驟10.2半導體制造工藝2VLSICAD,CHP.310.0

工藝概述1版圖預覽MICROWINDIC制造工藝分類3VLSICAD,CHP.3集成電路研制過程用戶需求指標要求系統(tǒng)設計邏輯設計電路設計版圖設計數字化（版圖圖形文件）轉換成PG文件-------設計方-------掩膜版制造硅片加工芯片工藝制造分割管芯壓焊封裝總測成品-------制造方-------4VLSICAD,CHP.310.0

工藝概述1—分類雙極工藝基本的有源器件是雙極晶體管。生產的電路主要是TTL、ECL功耗大，速度高，負載能力強。MOS工藝基本的有源器件是MOS晶體管PMOSNMOSCMOS(主流工藝)功耗低、抗干擾能力強、輸出電壓范圍寬其它：Bi-CMOS工藝、SOI-CMOS工藝、厚膜工藝、薄膜工藝等按材料分：硅工藝、鍺工藝、砷化鎵工藝5VLSICAD,CHP.310.0

制造工藝概述2—工序類型前工序過程：原始晶片（wafer）—芯片加工—中測成果：管芯(chip)圖10-2-1主要的芯片制造工藝有：薄膜制備工藝（外延、氧化、化學氣相淀積、蒸發(fā)、濺射）摻雜工藝（離子注入、擴散）圖形轉換技術（制版、光刻）6VLSICAD,CHP.310.0

工藝概述3—工序類型后工序過程：中間測試—(wafer)劃片(chip)—貼片-鍵合-封裝-篩選-成品測試。成果：封裝好的集成電路器件成品輔助工序基本材料備制（單晶圓片制造），掩膜版的準備，高純水、氣體的制備、超凈環(huán)境。7VLSICAD,CHP.3第十章半導體制造工藝10.0制造工藝概述10.1幾個基本工藝步驟10.2工藝流程8VLSICAD,CHP.310.1幾個基本工藝步驟氧化：SiO2用途光刻：工序（圖10-1-1）摻雜:擴散和離子注入淀積：CVD錄像片：IC工藝步驟9VLSICAD,CHP.3光刻10VLSICAD,CHP.3掩模版mask11VLSICAD,CHP.3第十章半導體制造工藝10.0集成電路制造工藝概述10.1集成電路制作中的幾個基本工藝步驟10.2CMOSIC

工藝流程（選）12VLSICAD,CHP.310.2CMOSIC工藝流程傳統(tǒng)的P阱CMOS工藝圖10-2-2PMOS管直接做在N襯底上。NMOS管做在P阱中。不利于NMOS管優(yōu)化N阱CMOS工藝圖10-2-4NMOS管直接做在P襯底上。PMOS管做在N阱中。雙阱CMOS工藝圖10-2-5錄像片：IC工藝步驟-CMOS工藝名詞：有源區(qū)、場區(qū)、硅柵工藝、自對準工藝13VLSICAD,CHP.3P阱工藝14VLSICAD,CHP.3P阱工藝215VLSICAD,CHP.3N阱工藝和雙阱工藝16VLSICAD,CHP.317VLSICAD,CHP.3第十章CMOSIC工藝流程及寄生效應（可選）10.0集成電路制造工藝概述10.1集成電路制作中的幾個基本工藝步驟10.2CMOSIC

工藝流程10.3CMOSIC

中的寄生效應18VLSICAD,CHP.310.3CMOSIC

中的寄生效應1，場區(qū)寄生MOS晶體管2，體硅CMOS中的寄生鎖定效應3，連線的寄生效應寄生電容寄生電阻寄生電感19VLSICAD,CHP.310.3.1場區(qū)寄生MOS晶體管場區(qū)寄生管的形成（見下頁圖）場開啟電壓：

VTF=V’FB+2ф’F-Q’Bm/CoxF

CoxF=

εoεox/toxF

措施：場氧化前場區(qū)注入襯底相同的雜質，提高場區(qū)襯底的濃度，以提高場開啟電壓。例：因為摻雜濃度和tox

相同時，P型更易反型，所以場氧化前，在NMOS管場區(qū)(P型摻雜襯底區(qū))注入B雜質。20VLSICAD,CHP.310.3.1場區(qū)寄生MOS晶體管金屬層高電壓使溝道產生，短路2個N+區(qū)。名詞：場反型，場開啟，場區(qū)寄生MOS晶體管，厚膜開啟電壓21VLSICAD,CHP.310.3.2體硅CMOS中的寄生鎖定效應1閂鎖效應寄生晶體管的形成：以P阱CMOS工藝為例結構造成：橫向PNP、縱向NPN22VLSICAD,CHP.310.3.2體硅CMOS中的寄生鎖定效應2寄生管形成的等效電路：正反饋電路外因：電壓過沖，發(fā)射結正偏回路電壓大于臨界觸發(fā)電壓回路電流大于維持電流內因：縱橫寄生晶體管的電流增益大于1現象：下圖10-10-1023VLSICAD,CHP.310.3.2體硅CMOS中的寄生鎖定效應3解決措施降低寄生管增益加大阱深增加阱區(qū)和阱外源漏區(qū)的距離（增加了基區(qū)寬度但影響集成度）降低寄生電阻值增加保護環(huán)(見下頁圖)溝槽隔離—SOICMOS(見下下圖)24VLSICAD,CHP.310.3.2鎖定效應4用高摻雜的保護環(huán)消除寄生鎖定效應25VLSICAD,CHP.310.3.2鎖定效應5--SiO2上制作Si膜，切斷了可能的寄生電連接采用SOI結構消除鎖定效應26VLSICAD,CHP.310.3.3.連線的寄生效應1—寄生電容CMB、CPB、CMM、CMP、CI27VLSICAD,CHP.310.3.3.連線的寄生效應1—寄生電容28VLSICAD,CHP.310.3.3.連線的寄生效應1—寄生電容連線和襯底間的電容計算29VLSICAD,CHP.310.3.3.連線的寄生效應2—寄生電阻方塊電阻的計算材料的電阻率表表10-10-23