單周期實驗報告-計算機組成與設(shè)計

CPULAB||6.5VerilogHDL在quartus20MIPS指令的單周期CPU分，實現(xiàn)CPU與外部設(shè)備的輸入輸出端口設(shè)計。實驗中可采用高端地址。外部設(shè)備狀態(tài)，讀到CPU內(nèi)部寄存器。I/OswDE2LED制信號（或數(shù)據(jù)信息）。即將對外部設(shè)備的控制數(shù)據(jù)，從CPU內(nèi)部的寄存器，寫入到外CPU輸入，并將判別或處理結(jié)果，利用板載LED燈或7段LED數(shù)碼管顯示出來。4bit4bit2LED10LED10進制形式 1萬用 1示波 1 puter_sim.v文件，設(shè)定模擬輸入信號，對照波形圖見I/O拓展部分）CPUI/Oio_input_reg.v,sc_input.v與sc_output.v文件。其中io_output_reg.v與output.v（本實驗對單周期CPU計也用了一定程度的了解。能夠熟悉操作單周期CPU進行基本的運算功能實現(xiàn)。匯編語言方面，通過編寫自己的指令以使CPU達到目標(biāo)效果，對匯編語言也有了一定的認(rèn)識與 在沒有對單周期CPU有較深理解之前，實驗過程較為艱難且寸步難行，而一旦對單周期CPU運行情況有深刻的理解時，各種問題便迎刃而解。因此，在實驗前，還是要DEPTH=64;%Memorydepthandwidtharerequired%WIDTH=32;%Enteradecimalnumber%ADDRESS_RADIX=HEX;%Addressandvalueradixesareoptional%DATA_RADIX=HEX;%EnterBIN,DEC,HEX,orOCT;unless%%otherwisespecified,radixes=HEX%0:1:2:3 4:5:6 ;%loop:addi$1,$0,07:8c460000; lw$6,0($2)#loaddata[c0h]8:8c670000; lw$7,0($3)#loaddata[c4h]9:ad460000; sw$6, A:ad670000; sw$7, B:8c880000; lw$8,0($4)#loaddata[c8h]C ; beq$8,$1,add#if$8=0,gotoaddD ; addi$1,$1,1#$$1+=1E ; beq$8,$1,sub#if$8=1,gotosubF ; addi$1,$1,1#$$1+=1 ;% beq$8,$1,and#if$8=2,gotoand% ;% addi$1,$1,1#$$1+=1% ;% beq$8,$1,or#if$8=3,gotoor%13:00c74820;%add:add$9,$6,$7%14:aca90000;% sw$9,0($5)#saveoutputtodata[80h]% ;% jloop%16:00c74822;%sub:sub$9,$6,$717:aca90000;% sw$9,0($5)#saveoutputtodata[80h]% ;% jloop%19:00c74824;%and:and$9,$6,$71A:aca90000;% sw$9,0($5)#saveoutputtodata[80h]% ;% jloop%1C:00c74825;%or:or