一種CCDL的FPGA設(shè)計與實現(xiàn)

一種CCDL的FPGA設(shè)計與實現(xiàn)魏艷艷;田澤;王宣明【摘要】Thevehiclemanagementsystemrequiresthehighestsecurity,ascertainmentandreliabilityinfuture,andtheredundancytechniquecansatisfythesystem'srequirement.ButtheCrossChannelDataLink(CCDL)isimportantfordataandinformationexchangea-mongredundancycomputers.Alsoitisakeycomponenttoguaranteetheredundancyvehiclemanagementcomputer'snormaloperation.Basedonthesystem'sperformancedemandsoftreble-redundancyplanemanagement,thestructureoftheCCDLhardwarelogicdesignisgiven.ThenthekeyfunctionsoftheCCDLareanalyzedanddesigned.Ancrosschanneldatalinkwhichtransmitsreliablybypointtopointandpreventsfromfaultspreadonthe1394busisdesigned,andtheCCDLisrealizedandvalidatedonFPGA.Theexperimentre-sultsindicatethattheCCDLdesigncanfulfillthesystemapplicationrequestswiththehighefficiencyandreliability.%多余度技術(shù)能夠滿足飛機管理系統(tǒng)中高安全性、確定性和可靠性的需求，而交叉通道數(shù)據(jù)鏈路(CCDL)是余度計算機之間進(jìn)行數(shù)據(jù)和信息交換的重要途徑，是保證余度飛機管理計算機正常運轉(zhuǎn)的關(guān)鍵部件。文中基于三余度飛機管理計算機系統(tǒng)需求，給出CCDL硬件邏輯設(shè)計的體系架構(gòu)，對CCDL的關(guān)鍵點進(jìn)行分析，設(shè)計了一種在1394總線上進(jìn)行點對點可靠傳輸、防止故障蔓延的交叉通道數(shù)據(jù)鏈路，并進(jìn)行了FPGA實現(xiàn)和驗證。實驗結(jié)果表明，該設(shè)計能夠高效可靠地滿足系統(tǒng)的應(yīng)用要求?！酒诳Q】《計算機技術(shù)與發(fā)展》【年(勤期】2014(000)005【總頁數(shù)】5頁(P120-124)【關(guān)鍵詞】三余度;交叉通道數(shù)據(jù)鏈路;可靠性；FPGA【作者】魏艷艷;田澤;王宣明【作者單位】中國航空計算技術(shù)研究所，陜西西安710068;中國航空計算技術(shù)研究所，陜西西安710068;中國航空計算技術(shù)研究所，陜西西安710068【正文語種】中文【中圖分類】TP39隨著航空電子產(chǎn)業(yè)的飛速發(fā)展，飛機管理系統(tǒng)對安全性、確定性、可靠性等要求也越來越高。在現(xiàn)代飛行控制系統(tǒng)中,多余度技術(shù)能夠滿足該系統(tǒng)的需求。而交叉通道數(shù)據(jù)鏈路(CrossChannelDataLink,CCDL)是余度計算機之間進(jìn)行數(shù)據(jù)和信息交換的重要途徑，是保證余度飛行控制系統(tǒng)正常運轉(zhuǎn)的關(guān)鍵部件。飛機管理系統(tǒng)一般采用三余度設(shè)計［1-3］,每個余度中使用三條總線，每條總線獨立通信，總線采用環(huán)形(Bus1和Bus2,能夠容忍一次節(jié)點連接的故障)和樹形結(jié)構(gòu)(Bus3),余度之間使用CCDL方式的樹形結(jié)構(gòu)［4-5］。余度管理系統(tǒng)包括:同步、交叉數(shù)據(jù)傳輸、故障綜合、輸入數(shù)據(jù)表決監(jiān)控、輸出數(shù)據(jù)表決監(jiān)控等［6］。文中基于三余度飛機管理計算機系統(tǒng)，設(shè)計了一種點對點、可靠數(shù)據(jù)傳輸、具有防止故障蔓延的交叉通道數(shù)據(jù)鏈路。系統(tǒng)由3臺飛機管理計算機(VMC)和一臺基本飛行控制計算機(BFCC)組成,每臺計算機都有獨立的數(shù)據(jù)處理系統(tǒng)。如圖1所示,CCDL實現(xiàn)各個VMC以及BFCC之間的數(shù)據(jù)交叉?zhèn)鬏?，為了消除通道間的影響,防止故障蔓延,CCDL設(shè)計采用點對點的方式。每臺VMC的CCDL采用4條1394[7]總線，包含1條發(fā)送總線,3條接收總線，每條總線支持速率400Mbps[8]。4條1394總線相互獨立,互不影響。體系結(jié)構(gòu)如圖2所示。處理器通過1394總線與CCDL交換信息。CCDL采用1發(fā)3收結(jié)構(gòu)，每條總線均有獨立的鏈路層、物理層、變壓器以及獨立的存儲器地址空間、獨立的鏈路層配置，任何接口故障均不會蔓延。VMC的CCDL數(shù)據(jù)傳輸來自兩個方面，一方面來自于本通道VMC主機的傳輸要求,另一方面來自于系統(tǒng)總線接收到的數(shù)據(jù)傳輸?shù)狡渌ǖ繴MC的要求。VMC主機的CCDL傳輸要求由VMC主機控制,根據(jù)主機的要求發(fā)送稱作處理器發(fā)送消息。對部分來自系統(tǒng)總線接收到的遠(yuǎn)程節(jié)點的數(shù)據(jù),CCDL具有自主數(shù)據(jù)傳輸?shù)哪芰ΨQ作自主轉(zhuǎn)發(fā)消息。接收消息是來自其他VMC上的處理器發(fā)送消息和自主轉(zhuǎn)發(fā)消息。CCDL-FPGA除了進(jìn)行VMC之間數(shù)據(jù)傳輸之外，還采集模擬量和離散量、進(jìn)行電源監(jiān)控及通道故障邏輯的實現(xiàn)，重點從以下3個方面實現(xiàn)VMC之間的數(shù)據(jù)傳輸。處理器消息發(fā)送。如圖2所示，處理器消息發(fā)送時，由軟件將消息內(nèi)容填入片內(nèi)DPRAM,然后使能發(fā)送消息，發(fā)送調(diào)度控制模塊查詢到有處理器發(fā)送消息，則進(jìn)行調(diào)度，從DPRAM中取出數(shù)據(jù)，寫入處理器FIFO電處理器FIFO寫滿后，發(fā)送控制模塊再從該FIFO中讀出數(shù)據(jù),并發(fā)送到總線上。自主轉(zhuǎn)發(fā)消息發(fā)送。如圖2所示啟主轉(zhuǎn)發(fā)消息經(jīng)系統(tǒng)總線從轉(zhuǎn)發(fā)消息接口,寫入CCDL的自主轉(zhuǎn)發(fā)FIFO中,發(fā)送調(diào)度控制模塊查詢到該FIFO非空，則進(jìn)行發(fā)送消息調(diào)度,發(fā)送控制模塊從轉(zhuǎn)發(fā)FIFO中讀出數(shù)據(jù)，從FIFO中取出數(shù)據(jù)，發(fā)送到總線上。接收消息。如圖2所示,軟件首先要初始化接收消息ID配置表,CCDL-FPGA接收到消息時，接收調(diào)度控制模塊進(jìn)行接收消息調(diào)度，調(diào)度到有接收消息，接收節(jié)點控制模塊通過查詢消息ID配置表，將接收到的消息存儲到DPRAM相應(yīng)的位置中。消息接收完成后，接著進(jìn)行下一個接收節(jié)點的消息調(diào)度。3.1總線初始化配置總線初始化過程中,包括反跳延遲、總線復(fù)位、速度協(xié)商、樹標(biāo)識、自標(biāo)識。總線初始化配置完成后,擁有最大節(jié)點ID的為根節(jié)點［9-10］。系統(tǒng)要求上電后，發(fā)送節(jié)點為根節(jié)點。因此，在發(fā)送節(jié)點初始化過程中，由FPGA邏輯自動配置節(jié)點物理層芯片的強制根節(jié)點位,發(fā)起一次總線短復(fù)位，完成強制根節(jié)點的設(shè)置。每當(dāng)總線復(fù)位發(fā)生時，系統(tǒng)要求CCDL-FPGA能正確獲取節(jié)點拓?fù)湫畔⑶夷苷９ぷ?。這就要保證在總線復(fù)位發(fā)生后,鏈路層芯片具備通信的能力。因此，初始化配置完成后，一直檢測總線復(fù)位，只要總線復(fù)位發(fā)生，就重新配置有關(guān)通信的鏈路層寄存器,并獲取節(jié)點拓?fù)湫畔ⅰ?.2消息調(diào)度機制發(fā)送消息有兩類，處理器發(fā)送消息和自主轉(zhuǎn)發(fā)消息。接收消息為3個接收節(jié)點的消息、。為了保證每種消息都能公平地使用總線，且關(guān)鍵消息能有效地發(fā)送出去，不至于出現(xiàn)一直在發(fā)送某種消息，而另外的消息發(fā)不出去或者接收不到的情況。文獻(xiàn)［11-13］針對網(wǎng)絡(luò)中不同的服務(wù)，研究并分析隊列調(diào)度算法，其中輪詢調(diào)度算法適應(yīng)于無優(yōu)先級的隊列服務(wù)。因此，該設(shè)計采用輪詢調(diào)度算法，實現(xiàn)消息的調(diào)度。發(fā)送消息和接收消息分開存儲（發(fā)送消息使用片內(nèi)DPRAM存儲，接收消息使用片外DPRAM存儲），且二者調(diào)度也分開，這樣發(fā)送消息和接收消息互不干涉,互不影響，能夠?qū)崿F(xiàn)高效的發(fā)送或者接收，還能有效地防止故障蔓延。發(fā)送消息分為一級調(diào)度和二級調(diào)度，第一級為兩類發(fā)送消息的調(diào)度，第二級為處理器發(fā)送消息的調(diào)度。圖3所示為兩類發(fā)送消息的調(diào)度流程。上電后，等待鏈路層配置完成燃后輪詢?nèi)ゲ樵儯樵兊接心念愊?，就啟動相?yīng)消息的發(fā)送。圖4所示為處理器發(fā)送消息的調(diào)度流程。圖中,每條消息調(diào)度的前提條件是一級調(diào)度為處理器發(fā)送消息。每條消息發(fā)送完成后都會再次判斷一級調(diào)度是否為處理器發(fā)送消息，且將該消息查詢標(biāo)志的對應(yīng)位置為1,保證輪詢調(diào)度發(fā)送消息時，每條消息調(diào)度的機會均等。其中，查詢標(biāo)志（表示每條消息查詢的狀態(tài)）初始值為0,在一次輪詢判斷中，查詢過某條消息后,就不在調(diào)度該條消息。每次輪詢消息調(diào)度時,必須判斷該消息查詢標(biāo)志為0且該消息有發(fā)送請求，只有該條件滿足才會調(diào)度發(fā)送該條消息。接收消息的調(diào)度類似發(fā)送消息的調(diào)度,也是輪詢?nèi)ゲ?個接收節(jié)點是否有接收消息,有則進(jìn)行接收，否則，進(jìn)行下一個節(jié)點的查詢。3.3接收消息存儲控制接收消息按照消息ID配置表查詢接收。邏輯接收到消息，將接收到的消息ID和消MID配置表依次對比，只要查詢到,就不再往下查詢，存儲到對應(yīng)的存儲區(qū)位置。對于消息ID不匹配的情況（包含兩種，接收消息ID號為配置表中消息ID的缺省值;接收消息ID號與配置表中消息ID都不匹配）,則丟掉該消息，不進(jìn)行存儲。具體過程如圖5所示。消息ID采用配置表存儲的形式，這樣可以提高軟件效率和系統(tǒng)安全性，而且邏輯實現(xiàn)電路簡單。接收消息采用雙緩沖的DPRAM存儲。DPRAM提供了兩個端口獨立的控制保證所有存儲單元都能被獨立地訪問到。每條消息采用雙緩沖機制保證主機、邏輯同時訪問同一單元不會沖突、競爭。接收存儲區(qū)的雙緩沖控制機制是，每個接收節(jié)點使用接收消息存儲標(biāo)志寄存器,表示接收消息區(qū)的接收位置,主機處理器通過分別讀取每條接收消息的存儲標(biāo)志寄存器得到該消息的存儲位置，并從對應(yīng)存儲區(qū)讀取接收消息內(nèi)容。接收邏輯負(fù)責(zé)填寫接收消息存儲標(biāo)志寄存器，初始值為0（表示緩沖區(qū)0）,接收邏輯第一次接收到該消息后，默認(rèn)填入緩沖區(qū)1,搬運完成并填寫接收狀態(tài)字后，接收邏輯置對應(yīng)的接收消息存儲標(biāo)志寄存器為1,之后接收邏輯采用乒乓操作，每次填寫數(shù)據(jù)包完成后置相應(yīng)的接收消息存儲標(biāo)志寄存器為相應(yīng)的緩沖區(qū)。具體過程如圖6所示。3.4容錯機制故障診斷與容錯邏輯設(shè)計能夠最大限度地提高完成任務(wù)的可靠性和飛行安全性[14-15],因此,CCDL-FPGA邏輯在發(fā)送消息和接收消息時都做了相應(yīng)的容錯處理。對處理器發(fā)送消息和自主轉(zhuǎn)發(fā)消息進(jìn)行1394頭校驗。如果1394頭錯誤，則取消發(fā)送并將1394頭錯誤信息存儲下來，供主機查詢;若邏輯不取消該包的發(fā)送，鏈路層芯片認(rèn)為不是異步流包，則無法響應(yīng)該包的發(fā)送,會導(dǎo)致通信不正常,影響正常包的發(fā)送。對處理器發(fā)送消息的內(nèi)容（除1394頭外）進(jìn)行VPC（縱向奇偶校驗）計算后,將VPC值添加到包尾進(jìn)行發(fā)送。接收節(jié)點接收到消息后,進(jìn)行VPC校驗,VPC錯誤時,上報主機,供主機查詢。接收節(jié)點接收消息采用固定長度存儲分配，如果接收到的消息超過規(guī)定的長度，主機沒有及時獲取,勢必會影響其他包的正確性。因此，將消息超過規(guī)定長度的內(nèi)容截掉，并置接收消息長度錯誤，上報主機,供主機查詢。為了適應(yīng)飛機管理系統(tǒng)上電時間短、功耗低等特點，使用ACTEL公司提供的FPGA編程工具LiberoIDEv9.1進(jìn)行綜合、仿真、布局布線、時序分析、優(yōu)化，得到正確的結(jié)果后,將生成的網(wǎng)表文件下載到FPGA中,完成設(shè)計的物理實現(xiàn)，并進(jìn)行功能和性能測試。文中在三余度飛機管理系統(tǒng)中進(jìn)行了CCDL體系結(jié)構(gòu)的設(shè)計，并對CCDL關(guān)鍵功能點進(jìn)行分析和設(shè)計，然后采用ACTEL綜合工具進(jìn)行物理實現(xiàn)，在實驗室進(jìn)行ESS實驗，對CCDL各項功能進(jìn)行充分的FPGA驗證。實驗結(jié)果表明,CCDL各項功能正確。而且在系統(tǒng)聯(lián)調(diào)現(xiàn)場,VMC之間CCDL能正確傳輸數(shù)據(jù)和通道故障邏輯信息。這都表明該CCDL設(shè)計能夠高效可靠地完成系統(tǒng)所要求的功能。在實際相關(guān)應(yīng)用中，該CCDL設(shè)計具有一定的參考價值?！鞠嚓P(guān)文獻(xiàn)】AGARD.Integratedvehiclemanagementsystems[R].[s.l.]:[s.n.],1996.LockheedMartin.FirstF-35vehiclemanagementcomputerdelivered[R].[s.l.]:LockheedMartin,2003.YehYC.Triple-tripleredundant777primaryflightcomputer[C]//Procofaerospaceapplicationsconference.Aspen,CO:[s.n.],1996:293-307.BaiHaowei.AnalysisofaSAEAS5643Mil-1394bbasedhigh-speedavionicsnetworkarchitectureforspaceanddefenseapplications[C]//ProcofIEEEaerospaceconference.BigSky,MT:[s.n.],2007:1-9.SAE-AS5643.IEEE-1394binterfacerequirementsformilitaryandaerospacevehicleapplications[S].[s.l.]:[s.n.],2006.齊勁松，