基于FPGA的時(shí)間間隔測(cè)量?jī)x的設(shè)計(jì)說(shuō)明

36/42畢業(yè)設(shè)計(jì)說(shuō)明書(shū)基于FPGA的時(shí)間間隔測(cè)量?jī)x的設(shè)計(jì)學(xué)生：學(xué)號(hào)：學(xué)院：專(zhuān)業(yè)：指導(dǎo)教師：2012年6月摘要隨著科技的飛速發(fā)展，人們對(duì)高精度的時(shí)間頻率的需求越來(lái)越高，傳統(tǒng)可馴鐘系統(tǒng)(自動(dòng)校頻系統(tǒng))是模擬或半數(shù)字體制，其時(shí)差測(cè)量單元采用高精度時(shí)間間隔計(jì)數(shù)器，存在成本高、調(diào)試?yán)щy和不易建立模型等缺點(diǎn)。微電子技術(shù)的發(fā)展，推動(dòng)了可編程邏輯技術(shù)的發(fā)展，出現(xiàn)了價(jià)格低廉、適合工程應(yīng)用的現(xiàn)場(chǎng)可編程邏輯器件(FPGA)，因此采用FPGA實(shí)現(xiàn)高精度時(shí)間間隔測(cè)量具有很大的現(xiàn)實(shí)意義。本文詳細(xì)分析了幾種傳統(tǒng)時(shí)間間隔測(cè)量方法，深入研究了延遲單元在FPGA中的實(shí)現(xiàn)方法，并對(duì)事件延遲插法、時(shí)鐘延遲插法、以與差分延遲插法三種時(shí)間插法的仿真驗(yàn)證，結(jié)果表明，基于差分延遲線(xiàn)測(cè)量的分辨率最高，消耗硬件資源最少。在此基礎(chǔ)之上，在Altera公司CycloneII系列的EP2C8Q208C8N芯片中實(shí)現(xiàn)分辨率為43ps的差分延遲鏈，采用粗細(xì)結(jié)合測(cè)量的方案，設(shè)計(jì)了一個(gè)集成在FPGA的高精度時(shí)間間隔測(cè)量模塊。設(shè)計(jì)主要包括四個(gè)部分：系統(tǒng)時(shí)鐘模塊、粗測(cè)量單元、細(xì)測(cè)量單元、數(shù)據(jù)處理與數(shù)據(jù)傳輸模塊，并在QuartusII開(kāi)發(fā)環(huán)境下通過(guò)VerilogHDL語(yǔ)言對(duì)模塊進(jìn)行軟件實(shí)現(xiàn)?；贔PGA的時(shí)間間隔測(cè)量的精度達(dá)到200ps，具有高精度、集成度高、易于移植的特點(diǎn)，是一種較優(yōu)的設(shè)計(jì)方案，有著很好的應(yīng)用前景。關(guān)鍵詞：FPGA，時(shí)間間隔測(cè)量，差分延遲插法，延遲線(xiàn) ABSTRACT iththerapiddevelopentofscienceadtechnolog,thedeandofhigh-precisiontieandfrequencyareincreasinglyhighe.ThetraditionalDisciplinedClockSystem(adaptivefrequencycalibrationsyste)adoptsaalogorsei-digitalsyste,whichusehighprecisiontie-intervalcountereasuretiepart.Butitexistsshortcoingsuchas:highcost,lageipactbyenirnentalfactors.Devlopentoficroelectrnicstechnolog,andprootethedevelopentofprogrammablelogctechnolog.Therehsbeenalowprice,suitaleforengineeringapplicatiosoffieldprgramablegatearray(FPGA).Soreacingprecisetie-intervaleasurebasedonFPAhasthegreatracticalsigificance.Thispaperanalysisthecommonlyethodsoftie-interval.Andtheeventdelayinterpolationethod,theclockdlayinterpolationandtheinterpolationofthreedierentialdelaytieinterplatiosofthesiulationesultsshowthattheierentildlaylinebasedonthehighestresolutioneasureents,ainmumconsumptionofhardwareresources.Onthisbasis,Idesigntoralinga43psdelaydiferenceofdierentialdelaybasedonCycloneIIseriesofAlteras’EP2C8Q208C8Nchip.Anintegratedhigh-precisiontieintervaleasureentodulebedesignedandebeddedinFPGA.Ideterinethespecificeasureentfortieinterval:desinbycrudendfineeasureent.Theainodulesar:Systemclockodule,coarseeasureentmodule,andfineeasureentunits,dataprocessinganddatatransissionmodules.FinallyusetheerilogHDLsoftwaretosiulatetheentireprogramintheQuartus9.0.TePGA-basdtieintervaleasureentaccracyof200ps,withhighaccurac,hihintegratin,easy-to-tranplatcharacteristics.Itisabetterdesig,hasagoodapplicationprospects.Keywords:FPGA，ieintervaleasureent，Differentialdelayinterpolation，Delaylie目錄1.1研究背景與意義11.2國(guó)外發(fā)展現(xiàn)狀31.3論文主要研究容62時(shí)間間隔測(cè)量的基本原理與方法82.1時(shí)間間隔測(cè)量的一般技術(shù)指標(biāo)82.1.1準(zhǔn)確度82.1.2頻率穩(wěn)定度82.1.3分辨率92.1.4精度92.2直接計(jì)數(shù)法92.3時(shí)間插法102.3.1插基礎(chǔ)102.3.2模擬插法102.3.3游標(biāo)插法112.3.4延遲插法122.3.5差分延遲插法133基于GA的時(shí)間插法的研究143.1可編程邏輯器件簡(jiǎn)述143.1.1FPGA的發(fā)展153.1.2FPGA的結(jié)構(gòu)與工作原理153.1.3FPGA設(shè)計(jì)基礎(chǔ)163.2基于FPGA的延遲時(shí)間插法193.2.1延遲單元分析193.2.2延遲時(shí)間插測(cè)量分析214254.1實(shí)現(xiàn)方案254.2主要模塊設(shè)計(jì)與實(shí)現(xiàn)254.2.1系統(tǒng)時(shí)鐘產(chǎn)生模塊264.2.2測(cè)量模塊274.2.3數(shù)據(jù)處理模塊294.2.4數(shù)據(jù)存儲(chǔ)模塊304.2.5通信模塊304.2.6顯示模塊315結(jié)論33參考文獻(xiàn)34致361緒論1.1研究背景與意義現(xiàn)代科學(xué)技術(shù)的發(fā)展建立在精密測(cè)量基礎(chǔ)之上，對(duì)時(shí)間間隔測(cè)量技術(shù)，尤其是對(duì)高精度高分辨率的時(shí)間間隔測(cè)量技術(shù)的研究具有重大的意義，無(wú)論是在通訊、電子儀器、導(dǎo)航定位、航天航空、天文，還是計(jì)量、電子技術(shù)等領(lǐng)域都離不開(kāi)高精度的時(shí)間間隔測(cè)量[1]。時(shí)間間隔測(cè)量以穩(wěn)定的周期性運(yùn)動(dòng)為基礎(chǔ)，以選定的標(biāo)準(zhǔn)周期倍數(shù)或分?jǐn)?shù)為時(shí)間單位進(jìn)行測(cè)量。人類(lèi)對(duì)時(shí)間間隔的測(cè)量經(jīng)歷了圭表、機(jī)械鐘、石英鐘、原子鐘等不同階段。隨著社會(huì)生產(chǎn)力的迅猛提高和科學(xué)技術(shù)的飛速發(fā)展，人們對(duì)時(shí)間由時(shí)間的基本單位導(dǎo)出的物理量——頻率的準(zhǔn)確度提出了越來(lái)越高的要求，即對(duì)時(shí)間間隔測(cè)量分辨率和精度的要求不斷提高。高精度短時(shí)間間隔測(cè)量是由多學(xué)科、多技術(shù)領(lǐng)域交叉形成的一門(mén)專(zhuān)業(yè)技術(shù)，是高精度超聲波測(cè)距、激光脈沖測(cè)距和雷達(dá)測(cè)距的基礎(chǔ)。在激光測(cè)距中，主要是要測(cè)量電磁波的發(fā)射波與反射波之間時(shí)間間隔，來(lái)確定被測(cè)距離，測(cè)距精度直接由時(shí)間間隔測(cè)量精度決定?，F(xiàn)在高精度時(shí)間間隔測(cè)量已成為軍事通信、衛(wèi)星定位等航空航天和國(guó)防軍事中不可或缺的關(guān)鍵技術(shù)。近年來(lái)，社會(huì)的高速發(fā)展對(duì)時(shí)間間隔測(cè)量的精度提出了更高的要求。在可編程邏輯器件(FPGA)單片上實(shí)現(xiàn)時(shí)間間隔測(cè)量已有大量成功的例子，相對(duì)于傳統(tǒng)的設(shè)計(jì)方法，應(yīng)用FPGA技術(shù)除了具有測(cè)量的準(zhǔn)確度高和設(shè)備的穩(wěn)定性強(qiáng)等優(yōu)點(diǎn)外，更有系統(tǒng)集成度高、簡(jiǎn)單靈活、體積小、易于升級(jí)擴(kuò)展和成本低廉等優(yōu)點(diǎn)，因此通過(guò)編程在FPGA中實(shí)現(xiàn)高精度時(shí)間間隔測(cè)量具有深遠(yuǎn)的意義。時(shí)統(tǒng)設(shè)備是時(shí)間統(tǒng)一系統(tǒng)的重要組成部分，它向用戶(hù)提供標(biāo)準(zhǔn)時(shí)間頻率信號(hào)，所以時(shí)統(tǒng)設(shè)備的性能已關(guān)系到整個(gè)時(shí)間統(tǒng)一系統(tǒng)各點(diǎn)的時(shí)間頻率同步精度和穩(wěn)定性，同時(shí)也關(guān)系到終端用戶(hù)獲取的時(shí)間頻率信號(hào)的準(zhǔn)確性和穩(wěn)定。因此，時(shí)統(tǒng)對(duì)提高時(shí)統(tǒng)設(shè)備的定時(shí)、校頻性能的研究具有重要意義，而可馴鐘技術(shù)是時(shí)統(tǒng)設(shè)備實(shí)現(xiàn)定時(shí)校頻功能的主要方法之一[2]。典型的時(shí)統(tǒng)設(shè)備如圖1.1所示。圖1.1典型時(shí)統(tǒng)設(shè)備原理圖頻率標(biāo)準(zhǔn)是時(shí)統(tǒng)設(shè)備的心臟，由于對(duì)站間同步誤差和時(shí)統(tǒng)設(shè)備守時(shí)能力的要求不斷提高，對(duì)時(shí)統(tǒng)設(shè)備的頻率標(biāo)準(zhǔn)要求也越來(lái)越高。以往時(shí)統(tǒng)設(shè)備大多配置高穩(wěn)定石英晶體頻率標(biāo)準(zhǔn)，由于受準(zhǔn)確度的限制以與需要較長(zhǎng)的開(kāi)機(jī)預(yù)熱過(guò)程等問(wèn)題影響，在高精度求場(chǎng)合，單一的石英晶體頻率標(biāo)準(zhǔn)已不能滿(mǎn)足要求，組合型頻率標(biāo)準(zhǔn)應(yīng)運(yùn)而生。組合型頻率標(biāo)準(zhǔn)將不同性能優(yōu)勢(shì)的頻率標(biāo)準(zhǔn)，采用電子電路組合成比單個(gè)頻率標(biāo)準(zhǔn)性能指標(biāo)更為優(yōu)良的頻率標(biāo)準(zhǔn)，即可馴鐘技術(shù)。例如，時(shí)統(tǒng)設(shè)備曾采用銣原子頻率標(biāo)準(zhǔn)輸出的標(biāo)準(zhǔn)頻率信號(hào)鎖定高短穩(wěn)石英晶體頻率標(biāo)準(zhǔn)，使其輸出的信號(hào)既有高頻率準(zhǔn)確度，又有良好的短期頻率穩(wěn)定度。組合型頻率標(biāo)準(zhǔn)是在現(xiàn)有頻率標(biāo)準(zhǔn)無(wú)法滿(mǎn)足時(shí)統(tǒng)設(shè)備對(duì)標(biāo)準(zhǔn)頻率信號(hào)指標(biāo)的全面要求的情況下采用的，它可發(fā)揮參加組合不同頻率標(biāo)準(zhǔn)在某個(gè)或者某些指標(biāo)方面的優(yōu)勢(shì)，如石英晶體頻率標(biāo)準(zhǔn)在秒以下的頻率穩(wěn)定度好、銫原子頻率標(biāo)準(zhǔn)準(zhǔn)確度高、氫原子頻率標(biāo)準(zhǔn)10s以上的頻率穩(wěn)定度好等。近年來(lái)出現(xiàn)了另一種組合形式，即將頻率標(biāo)準(zhǔn)與精密校頻接收機(jī)相結(jié)合，利用接收到的標(biāo)準(zhǔn)時(shí)間頻率信號(hào)校準(zhǔn)本地頻率標(biāo)準(zhǔn)的頻率，使本地頻率保持較高的準(zhǔn)確度。這種組合形式的代表為：GPS可馴石英晶振、GPS可馴銣鐘。眾所周知，石英晶體頻率校準(zhǔn)由于受到晶體老化等因素的影響，輸出頻率有較大的老化率，重現(xiàn)性也較差。銣原子頻率標(biāo)準(zhǔn)的重現(xiàn)性是原子頻率標(biāo)準(zhǔn)中的最差者，同時(shí)漂移率也是最大的。組合型頻率標(biāo)準(zhǔn)接收機(jī)接收GPS、GLONASS、我國(guó)的北斗、長(zhǎng)波等標(biāo)準(zhǔn)時(shí)間頻率信號(hào)，使本地頻率標(biāo)準(zhǔn)的頻率跟蹤頻率時(shí)間頻率信號(hào)從而達(dá)到減小重現(xiàn)性、同時(shí)減少老化或漂移對(duì)頻率標(biāo)準(zhǔn)的影響[3]。GPS技術(shù)是目前使用廣泛的技術(shù)之一。GPS技術(shù)提供了一個(gè)在全球圍將時(shí)間同步控制在幾納秒的手段，運(yùn)用GPS技術(shù)的優(yōu)良特性來(lái)控制本地振蕩器的可馴鐘技術(shù)也得到了的深入研究和廣泛的使用。然而其它能提高精度時(shí)間頻率源的系統(tǒng)(如俄羅斯的GLONASS、我國(guó)的北斗以與長(zhǎng)坡等)都因時(shí)間間隔精度的原因沒(méi)能得到廣泛的應(yīng)用，相信隨著我國(guó)北斗系統(tǒng)的不斷發(fā)展和完善長(zhǎng)波授時(shí)臺(tái)的改造以與歐洲伽利略系統(tǒng)的建成，基于各種高精度時(shí)間頻率源的可馴鐘必將得到更深廣的研究和應(yīng)用。圖1.2為GPS可馴鐘系統(tǒng)，它通過(guò)GPS接收機(jī)得到標(biāo)準(zhǔn)的1ps信號(hào)作為參考標(biāo)準(zhǔn)，將其與本地晶振產(chǎn)生的1ps信號(hào)同時(shí)輸入高分辨率的時(shí)間間隔計(jì)數(shù)器，進(jìn)而得到時(shí)差，再將這個(gè)時(shí)差值送入主控制器(通常是一個(gè)單片機(jī))進(jìn)行處理得到一個(gè)電壓控制信號(hào)，將高壓控制信號(hào)送給壓控振蕩器來(lái)控制本地晶振，通過(guò)這樣的方式來(lái)改善本地晶振的輸出。圖12GPS可馴鐘系統(tǒng)GPS可馴鐘系統(tǒng)期望實(shí)現(xiàn)兩個(gè)目標(biāo)：在GPS信號(hào)正常情況下，利用GPS信號(hào)提高本地晶振準(zhǔn)確度和長(zhǎng)期穩(wěn)定度；同時(shí)在失去GPS信號(hào)情況下還能提高本地晶振保持能力。達(dá)到這兩個(gè)目的必須滿(mǎn)足兩個(gè)條件：提高穩(wěn)定性必須對(duì)晶振噪聲建模，建模準(zhǔn)確必須提高測(cè)量精度和分辨率。對(duì)基于FPGA的時(shí)間間隔測(cè)量的研究，就是希望可以采用FPGA取代高分辨率時(shí)間間隔計(jì)數(shù)器，便于工程的應(yīng)用。基于FPGA的時(shí)間間隔測(cè)量必將大大促進(jìn)可馴鐘技術(shù)的應(yīng)用發(fā)展，從而提高各類(lèi)時(shí)統(tǒng)設(shè)備的應(yīng)用圍[4]。1.2國(guó)外發(fā)展現(xiàn)狀隨著科學(xué)技術(shù)的發(fā)展精密時(shí)間測(cè)量數(shù)字化技術(shù)在自動(dòng)檢測(cè)設(shè)備激光探測(cè)醫(yī)療圖形掃描相位測(cè)量頻率測(cè)量等研究領(lǐng)域得到廣泛應(yīng)用美日歐等國(guó)家均對(duì)時(shí)間間隔測(cè)量技術(shù)作了大量研究，他們利用在集成電路即VLSI(eryLageScaleIntegrated)領(lǐng)域的優(yōu)勢(shì)，發(fā)展了大量成熟的精確測(cè)量時(shí)間間隔的技術(shù)，用IC方式實(shí)現(xiàn)了TDC(TimetoDigitalConverter)。美國(guó)PTTI(PrecisionTimeandTimeInterval)年會(huì)決定每年對(duì)該專(zhuān)題進(jìn)行討論，美國(guó)國(guó)家科學(xué)院把它作為評(píng)估國(guó)家國(guó)防力量的重要標(biāo)志之一，并把它列為國(guó)家須大力發(fā)展的科學(xué)技術(shù)之一。相對(duì)來(lái)說(shuō)，我國(guó)對(duì)這方面的技術(shù)研究還比較落后，一方面國(guó)外對(duì)VLSI技術(shù)控制嚴(yán)格，我國(guó)缺乏必要的技術(shù)交流和支持，完全是在空白的基礎(chǔ)上進(jìn)行研究；另一方面我國(guó)VLSI方面的研究起步比較晚，直到最近幾年才相繼有專(zhuān)家進(jìn)行這方面的研究探索。近幾年來(lái)，可編程ASIC技術(shù)、CPLD和FPGA迅速發(fā)展，其中FPGA的發(fā)展尤為顯著，Xilinx公司的Virtex芯片,Virtex-E芯片和Virtex-II芯片，Altera公司的FPGA系列芯片都已經(jīng)達(dá)到了ASIC的工藝水平。這些芯片具有很高的密度，可以在較高速的片上時(shí)鐘下工作，例如Virtex-E系列芯片的片上時(shí)鐘已經(jīng)可以達(dá)到400MHz。目前國(guó)外基于這種方法進(jìn)行時(shí)間間隔測(cè)量的研究已較為成熟。用FPGA實(shí)現(xiàn)間隔測(cè)量設(shè)計(jì)，在國(guó)外論文中有大量介紹，比較典型的設(shè)計(jì)有兩種，一種是JozefKalisz,RyszardSzplet等人提出的設(shè)計(jì),他們的設(shè)計(jì)采用的是QuickLogic公司的pASIC2系列FPGA。該FPGA是基于0.65微米的CMOS工藝，采用逆熔絲結(jié)構(gòu)。在這系列FPGA的部,構(gòu)建差分延遲線(xiàn)(DifferentialDelayLine)，得到LSB為100-200ps的系統(tǒng)。另一中典型的設(shè)計(jì)方式是ZielinskiM和ChaberskiD等人提出的,他們主要采用XILINX公司的Virtex系列FPGAXCV300來(lái)實(shí)現(xiàn)[4]。該FPGA是五層金屬0.22微米CMOS工藝，采用基于RAM的結(jié)構(gòu)。該系統(tǒng)采用抽頭延遲線(xiàn)法(TappedDelayLineMethod)，取得100ps的LSB。瑞典精密Pendulum公司，型號(hào)CNT-90，分辨率100ps；CNT-91，分辨率50ps。德國(guó)ACAM公司研發(fā)的高精度時(shí)間間隔測(cè)量芯片TDC-GP1，可提供兩通道250ps或單通道125ps分辨率的時(shí)間間隔測(cè)量，小量程測(cè)量圍為3ns~7.6μs，可用2個(gè)通道，大量程測(cè)量圍為60ns-200ms,ACAM公司的TDC系列是以用CMOS處理器實(shí)現(xiàn)的數(shù)字化傳播時(shí)間的應(yīng)用。采用半導(dǎo)體過(guò)程，TDC實(shí)際分辨率在30ps-300ps之間。在我國(guó)，基于FPGA實(shí)現(xiàn)的間隔測(cè)量設(shè)計(jì)也有了優(yōu)秀的研究成果，莉利用FPGA設(shè)計(jì)的游標(biāo)時(shí)間插器測(cè)時(shí)分辨率可達(dá)到1ns[5]；周渭在頻率和時(shí)間間隔測(cè)量方面做了非常深入的研究工作，在時(shí)間插方面，采用量化時(shí)延技術(shù)獲得了400ps的測(cè)時(shí)分辨率；辛明采用一定長(zhǎng)度的導(dǎo)線(xiàn)作為延遲單元，用量化時(shí)延技術(shù)獲取了lns的測(cè)時(shí)分辨率；中國(guó)科技大學(xué)的宋健、安琪等采用FPGA設(shè)計(jì)的時(shí)間插器測(cè)量分辨率可達(dá)到100ps。國(guó)產(chǎn)DL07-202電子測(cè)試儀，可在多種傳感器的配合下測(cè)量導(dǎo)爆管、C4燃速和爆速等。10MHz石英晶體振蕩器，顯示6位LED，時(shí)基精度10MHz+-30ppm，測(cè)量圍0-9999.9us，工作溫度0-40攝氏度，相對(duì)濕度80%，計(jì)時(shí)分辨率0.1us。下面再介紹下時(shí)間間隔測(cè)量的研究方法：（1）傳統(tǒng)的時(shí)間間隔測(cè)量方法包括：直接計(jì)數(shù)法直接計(jì)數(shù)法是時(shí)間間隔測(cè)量技術(shù)中最基本的方法。直接計(jì)數(shù)法是基于脈沖的一種計(jì)數(shù)測(cè)量方法，又稱(chēng)為脈沖計(jì)數(shù)法。計(jì)數(shù)法中的脈沖是指參考時(shí)鐘信號(hào)，參考時(shí)鐘信號(hào)是直接計(jì)數(shù)法測(cè)時(shí)的時(shí)間基準(zhǔn)。直接計(jì)數(shù)法的測(cè)量原理是基于同量綱物理量的比對(duì)，即用時(shí)基信號(hào)去填充被測(cè)時(shí)間間隔，通過(guò)對(duì)時(shí)基信號(hào)的脈沖計(jì)數(shù)來(lái)量化被測(cè)時(shí)間間隔。優(yōu)點(diǎn)：原理簡(jiǎn)單，容易實(shí)現(xiàn)。缺點(diǎn)：精度只能達(dá)到ns級(jí)。模擬插法將輸入信號(hào)起始的觸發(fā)脈沖與第一個(gè)計(jì)數(shù)脈沖之間的時(shí)間間隔和輸入信號(hào)停止的觸發(fā)脈沖與最后一個(gè)計(jì)數(shù)脈沖之間的時(shí)間間隔分別擴(kuò)展1000倍，然后通過(guò)脈沖計(jì)數(shù)器測(cè)出單位周期的脈沖個(gè)數(shù)，并通過(guò)數(shù)據(jù)處理計(jì)數(shù)出實(shí)際時(shí)間間隔。優(yōu)點(diǎn)：提高測(cè)試精度。時(shí)間幅度轉(zhuǎn)換法在電子測(cè)量中對(duì)一個(gè)物理量的測(cè)量可以將該物理量轉(zhuǎn)換為其它物理量通過(guò)測(cè)量轉(zhuǎn)換后的物理量間接測(cè)量原物理量在時(shí)間插技術(shù)中為了獲取小于時(shí)基周期的測(cè)時(shí)分辨率可先將時(shí)間間隔轉(zhuǎn)換為其它模擬量再轉(zhuǎn)換為數(shù)字量這種方法又稱(chēng)時(shí)間幅度轉(zhuǎn)換技術(shù)。即利用恒定的電流對(duì)電容進(jìn)行充電，將時(shí)間轉(zhuǎn)換為電壓，然后采用高速的A/D進(jìn)行轉(zhuǎn)換，對(duì)該電壓數(shù)字化并記錄下當(dāng)時(shí)的電壓值。整個(gè)充放電過(guò)程就是把微小時(shí)間間隔成倍數(shù)增大的過(guò)程，這種測(cè)量方法使用了RC等模擬電路被稱(chēng)為模擬插測(cè)時(shí)法由于充放電過(guò)程中電壓隨時(shí)間的變化率不同這種測(cè)量方法又稱(chēng)雙斜式時(shí)間插，測(cè)量精度與充放電電容的穩(wěn)定性有很大關(guān)系。優(yōu)點(diǎn)：實(shí)現(xiàn)很高的測(cè)量分辨率，轉(zhuǎn)換時(shí)間短，等于A/D轉(zhuǎn)換的時(shí)間。缺點(diǎn)：轉(zhuǎn)換的非線(xiàn)性誤差比較大、制作工藝較復(fù)雜。長(zhǎng)度游標(biāo)法測(cè)量原理是依靠?jī)蓚€(gè)可啟動(dòng)振蕩器來(lái)實(shí)現(xiàn)的，理論上能夠同時(shí)實(shí)現(xiàn)高分辨率和大量程測(cè)量，但是由于設(shè)計(jì)上的困難，其分辨率往往只能在較短的時(shí)間保持。因此，長(zhǎng)度游標(biāo)法通常結(jié)合插值法來(lái)測(cè)量。游標(biāo)法測(cè)量的高分辨率是由兩個(gè)可啟動(dòng)振蕩器的高穩(wěn)定度與高可靠性保證的。優(yōu)點(diǎn)：高分辨率。缺點(diǎn)：不能適用于較長(zhǎng)的時(shí)間間隔測(cè)量中。5）量化時(shí)延法利用器件本身的延時(shí)特性，使事件信號(hào)通過(guò)這一系列的延時(shí)單元，依靠延時(shí)單元的延時(shí)穩(wěn)定性，并在計(jì)算機(jī)的控制下對(duì)延時(shí)單元的狀態(tài)進(jìn)行高速采集和數(shù)據(jù)處理，從而實(shí)現(xiàn)對(duì)短時(shí)間間隔的精確測(cè)量。（2）改進(jìn)的測(cè)量方法等效脈沖計(jì)數(shù)法,是基于數(shù)字移相技術(shù)的脈沖計(jì)數(shù)法的一種改進(jìn)方法。通過(guò)鎖相環(huán)對(duì)原始輸入時(shí)鐘信號(hào)CLK倍頻和移相后得到CLK0、CLK1、CLK2、CLK3，4個(gè)時(shí)鐘信號(hào)，頻率一樣，相位依次相差45°，用這四路時(shí)鐘信號(hào)的上升沿驅(qū)動(dòng)四個(gè)一樣的計(jì)數(shù)器對(duì)時(shí)間間隔閘門(mén)信號(hào)gate進(jìn)行計(jì)數(shù)，同時(shí)利用這四路時(shí)鐘信號(hào)的下降沿驅(qū)動(dòng)另四個(gè)一樣的計(jì)數(shù)器對(duì)時(shí)間間隔閘門(mén)信號(hào)gate進(jìn)行計(jì)數(shù)[6]。1.3論文主要研究容本文在時(shí)間間隔測(cè)量的理論基礎(chǔ)上，對(duì)時(shí)間延遲插法展開(kāi)研究，由仿真結(jié)果得出了差分延遲插法的優(yōu)越性，并在FPGA中實(shí)現(xiàn)了差分延遲，提出了集成于FPGA的設(shè)計(jì)方案，在FPGA中實(shí)現(xiàn)了測(cè)量方案的模塊化設(shè)計(jì)，最后進(jìn)行了整個(gè)系統(tǒng)的實(shí)驗(yàn)測(cè)試。測(cè)試結(jié)果表明：設(shè)計(jì)的時(shí)間間隔測(cè)量模塊的分辨率約為43ps，精度達(dá)到200ps。本文創(chuàng)新點(diǎn)如下：(1)提出了用FPGA實(shí)現(xiàn)精密時(shí)間間隔測(cè)量代替高精度時(shí)間間隔計(jì)數(shù)器。(2)提出了通過(guò)FPGA實(shí)現(xiàn)了差分延遲插法，得到差分延遲鏈的分辨率為43ps。(3)設(shè)計(jì)了基于FPGA的時(shí)間間隔測(cè)量模塊，最終設(shè)計(jì)的時(shí)間間隔測(cè)量模塊的精度可達(dá)到200ps。2時(shí)間間隔測(cè)量的基本原理與方法測(cè)量是利用數(shù)學(xué)方法和物理手段獲得被測(cè)量物以標(biāo)準(zhǔn)單位表示的數(shù)值的過(guò)程是人類(lèi)對(duì)自然界中客觀事物取得定量認(rèn)識(shí)的過(guò)程對(duì)物理量的直接測(cè)量實(shí)際上是一個(gè)比對(duì)過(guò)程這個(gè)比對(duì)過(guò)程通常是將被測(cè)物理量和一個(gè)具有標(biāo)稱(chēng)值的物理量進(jìn)行比對(duì)這兩個(gè)物理量具有同一量綱此時(shí)具有標(biāo)稱(chēng)值的物理量起到的就是標(biāo)尺的作用測(cè)量的結(jié)果就是得到被測(cè)物理量與標(biāo)尺的倍數(shù)關(guān)系時(shí)間間隔直接測(cè)量方法主要有直接計(jì)數(shù)法和延遲時(shí)間插法，間接測(cè)量方法主要有時(shí)間電壓變換(TDC)、游標(biāo)時(shí)間插法和脈沖寬度壓縮時(shí)間插法[7]。2.1時(shí)間間隔測(cè)量的一般技術(shù)指標(biāo)2.1.1準(zhǔn)確度頻率源的頻率準(zhǔn)確度，定義為它的時(shí)間頻率值與其頻率標(biāo)稱(chēng)值或定義值的相對(duì)偏差。當(dāng)確定了一個(gè)頻率源的準(zhǔn)確度時(shí)，除初始頻率標(biāo)準(zhǔn)外，都需要有一個(gè)可以作為“參考”的頻率標(biāo)準(zhǔn)。例如：銣原子頻標(biāo)，高穩(wěn)定度石英晶體振蕩器等。目前能夠作為這種參考的頻率源有：銫束頻標(biāo)、氫激射器頻標(biāo)、無(wú)線(xiàn)電標(biāo)準(zhǔn)時(shí)間和頻率廣播信號(hào)，以與任何一個(gè)準(zhǔn)確度已知的頻率源。測(cè)量一個(gè)頻率源的準(zhǔn)確度時(shí)，會(huì)受到以下因素影響：(1)參考標(biāo)準(zhǔn)的準(zhǔn)確度和穩(wěn)定度。(2)被測(cè)標(biāo)準(zhǔn)的穩(wěn)定度。(3)測(cè)量方法和測(cè)量設(shè)備。鑒于以上因素的影響在實(shí)際測(cè)量時(shí)一般要求參考標(biāo)準(zhǔn)的準(zhǔn)確度要比被測(cè)標(biāo)準(zhǔn)頻率高一個(gè)數(shù)量級(jí)，設(shè)備測(cè)量誤差要比被測(cè)標(biāo)準(zhǔn)準(zhǔn)確度小一個(gè)數(shù)量級(jí)或少1/3。本論文提出的設(shè)計(jì)中目標(biāo)精度是百皮秒，采用的參考頻標(biāo)是原子鐘輸出的10M信號(hào)(度10-1)。2.1.2頻率穩(wěn)定度頻率穩(wěn)定度是衡量頻率源的一項(xiàng)最重要的指標(biāo)是頻率源所給頻率值不穩(wěn)定成份的定量描述穩(wěn)定度表示信號(hào)在給定時(shí)間段頻率偏差或時(shí)間偏差的統(tǒng)計(jì)特性估計(jì)即頻率偏差或相位偏差相對(duì)于平均頻率偏差或平均相位偏差的波動(dòng)其時(shí)域描述為單位時(shí)間間隔頻率平均值的隨機(jī)起伏程度。在統(tǒng)計(jì)學(xué)上用方差表示頻率穩(wěn)定度由于閃爍噪聲對(duì)頻率源的影響經(jīng)典方差在表征頻率穩(wěn)定度上有嚴(yán)重的缺陷，因此頻率穩(wěn)定度的數(shù)學(xué)表征目前一致采用的是Allan方差(阿侖方差)。2.1.3分辨率分辨率是衡量時(shí)間間隔測(cè)量的主要性能指標(biāo)之一是系統(tǒng)可以分辨的最小時(shí)間間隔的能量。通常用LSB(LeastSigiiantBit2.1.4精度精度又稱(chēng)為確定度，即實(shí)際測(cè)量結(jié)果的偏差，精度以下幾部分組成：(1)量化誤差：量化誤差是系統(tǒng)在時(shí)間數(shù)字化過(guò)程中產(chǎn)生的誤差。(2)非線(xiàn)性由于?！獢?shù)轉(zhuǎn)換過(guò)程中恒流源的不穩(wěn)定性和延遲線(xiàn)電長(zhǎng)度的不均勻性，非線(xiàn)性必然存在。(3)抖動(dòng)：器件部噪聲、外部時(shí)鐘信號(hào)相位不穩(wěn)定、電源紋波都會(huì)引起系統(tǒng)抖動(dòng)。隨著時(shí)間間隔測(cè)量精度要求的不斷提高，抖動(dòng)成為了主要的誤差來(lái)源[8]。2.2直接計(jì)數(shù)法直接計(jì)數(shù)法是時(shí)間間隔測(cè)量技術(shù)中最基本的方法直接計(jì)數(shù)法是基于脈沖的一種計(jì)數(shù)測(cè)量方法又稱(chēng)為脈沖計(jì)數(shù)法計(jì)數(shù)法中的脈沖是指參考時(shí)鐘信號(hào)參考時(shí)鐘信號(hào)是直接計(jì)數(shù)法測(cè)時(shí)的時(shí)間基準(zhǔn)直接計(jì)數(shù)法的測(cè)量原理是基于同量綱物理量的比對(duì)即用時(shí)基信號(hào)去填充被測(cè)時(shí)間間隔通過(guò)對(duì)時(shí)基信號(hào)的脈沖計(jì)數(shù)來(lái)量化被測(cè)時(shí)間間隔為了提高脈沖計(jì)數(shù)法的測(cè)時(shí)分辨率需要提高時(shí)基信號(hào)的頻率目前獲取高頻的時(shí)基信號(hào)已經(jīng)不是難題，將鎖相環(huán)(PLL)技術(shù)結(jié)合高穩(wěn)定度晶體振蕩器就可以產(chǎn)生高穩(wěn)定度的高頻時(shí)基信號(hào)。但時(shí)基頻率提高給脈沖計(jì)數(shù)法中計(jì)數(shù)器的設(shè)計(jì)帶來(lái)了新的挑戰(zhàn)?？己擞?jì)數(shù)器速度的參數(shù)是最大計(jì)數(shù)頻率，當(dāng)計(jì)數(shù)器的時(shí)鐘信號(hào)頻率高于最大計(jì)數(shù)頻率時(shí)計(jì)數(shù)器將無(wú)常工作計(jì)數(shù)器的位寬限制了計(jì)數(shù)器的最大計(jì)數(shù)頻率隨著位數(shù)的增多計(jì)數(shù)器的最大計(jì)數(shù)頻率呈現(xiàn)降低的趨勢(shì)計(jì)數(shù)器的位寬決定脈沖計(jì)數(shù)法的測(cè)量圍(即量程)，計(jì)數(shù)器的寬度每增加一位，測(cè)量圍就能夠擴(kuò)大一倍。在采用脈沖計(jì)數(shù)法測(cè)量時(shí)間間隔的過(guò)程中，測(cè)量分辨率和量程之間存在矛盾[9]。2.3時(shí)間插法在時(shí)間間隔的測(cè)量過(guò)程中，直接計(jì)數(shù)法的分辨率遠(yuǎn)遠(yuǎn)不能滿(mǎn)足測(cè)量要求，人們不斷探索的其它方法的過(guò)程中發(fā)現(xiàn)，時(shí)間插方法是提高時(shí)間分辨率的有效方法。時(shí)間插是在低分辨時(shí)基的基礎(chǔ)上，獲取高精度的一種測(cè)時(shí)技術(shù)。早期的時(shí)間插是采用抽頭同軸電纜來(lái)實(shí)現(xiàn)的，由于電纜體積太大，很難實(shí)現(xiàn)一致性很好的精確時(shí)間延遲，電纜延遲線(xiàn)逐漸被淘汰。隨著半導(dǎo)體工業(yè)的不斷發(fā)展和技術(shù)的進(jìn)步，出現(xiàn)了越來(lái)越多的時(shí)間插方法，主要有：模擬插法、游標(biāo)插法，延遲插法等[10]。2.3.1插基礎(chǔ)在時(shí)間插技術(shù)中，延遲線(xiàn)技術(shù)最為基礎(chǔ)。在ASIC設(shè)計(jì)中，用基本的CMOS門(mén)作為時(shí)間插單元，是一種最簡(jiǎn)單直接的方法?，F(xiàn)代CMOS工藝的門(mén)延遲在100ps的量級(jí)，因此時(shí)間測(cè)量的精度就可以提高到100ps量級(jí)。時(shí)間插的測(cè)量分辨率比時(shí)基周期小，如圖2.1所示，T0是被測(cè)事件信號(hào)上升沿與時(shí)基信號(hào)上升沿之間的時(shí)間間隔，T1是事件信號(hào)下降沿與時(shí)基信號(hào)上升沿之間的時(shí)間間隔，T0和T1是時(shí)間插的測(cè)量對(duì)象。通過(guò)時(shí)間插，可以將T0和T1這些小于時(shí)基周期的微小時(shí)間間隔進(jìn)一步量化。圖2.1的下半部分是T0和T1的放大示意圖，箭頭代表進(jìn)一步量化的刻度。圖21時(shí)插原理示意圖在一些情況下時(shí)間插測(cè)量對(duì)象是事件信號(hào)上升沿與前面時(shí)基上升沿之間的時(shí)間間隔時(shí)基信號(hào)周期是已知的固定值時(shí)就算對(duì)兩種不同測(cè)量對(duì)象進(jìn)行測(cè)量也可以達(dá)到同樣的插效果。2.3.2模擬插法在電子測(cè)量中對(duì)一個(gè)物理量的測(cè)量可以將該物理量轉(zhuǎn)換為其它物理量通過(guò)測(cè)量轉(zhuǎn)換后的物理量間接測(cè)量原物理量在時(shí)間插技術(shù)中為了獲取小于時(shí)基周期的測(cè)時(shí)分辨率可先將時(shí)間間隔轉(zhuǎn)換為其它模擬量再轉(zhuǎn)換為數(shù)字量這種方法又稱(chēng)時(shí)間幅度轉(zhuǎn)換技術(shù)。綜合諸多電子元器件的特性，可以發(fā)現(xiàn)電容與時(shí)間的關(guān)系較為密切。式2.1是一個(gè)RC充放電電路中電容兩端電壓的表達(dá)式。Vt)=01–e)（2.1）式2.1中充放電電壓V(t)是時(shí)間的函數(shù)，式2.1將被測(cè)微小時(shí)間間隔和電壓變量建立了映射關(guān)系通過(guò)對(duì)電壓精確測(cè)量可以間接測(cè)量微小時(shí)間間隔電壓的精確測(cè)量又可以轉(zhuǎn)換為對(duì)另一個(gè)較長(zhǎng)的時(shí)間間隔測(cè)量在具體電路實(shí)現(xiàn)中采用兩個(gè)標(biāo)準(zhǔn)恒流源兩個(gè)電流源的電流值相差很大分別作為充放電電流通過(guò)電容充放電過(guò)程實(shí)現(xiàn)微小時(shí)間間隔測(cè)量。整個(gè)充放電過(guò)程就是把微小時(shí)間間隔成倍數(shù)增大的過(guò)程，這種測(cè)量方法使用了RC等模擬電路被稱(chēng)為模擬插測(cè)時(shí)法由于充放電過(guò)程中電壓隨時(shí)間的變化率不同這種測(cè)量方法又稱(chēng)雙斜式時(shí)間插，測(cè)量精度與充放電電容的穩(wěn)定性有很大關(guān)系。2.3.3游標(biāo)插法游標(biāo)插測(cè)時(shí)的方法來(lái)源于游標(biāo)卡尺工作原理，在游標(biāo)插的方法中使用兩個(gè)頻率相差很小的時(shí)鐘，一個(gè)作為主時(shí)鐘，另一個(gè)為從時(shí)鐘即游標(biāo)時(shí)鐘。游標(biāo)法的測(cè)量原理(如圖2.2游標(biāo)法測(cè)量原理示意圖)是依靠?jī)蓚€(gè)可啟動(dòng)振蕩器來(lái)實(shí)現(xiàn)的，在時(shí)間間隔的開(kāi)始時(shí)刻開(kāi)啟一個(gè)周期為T(mén)1的振蕩器，在結(jié)束時(shí)刻開(kāi)啟另一個(gè)周期為T(mén)2的振蕩器，而且T1稍大T2。然后對(duì)這兩個(gè)振蕩器分別計(jì)數(shù)，直到這兩個(gè)振蕩器輸出的頻率信號(hào)相位重合。此時(shí)周期為T(mén)1的振蕩器計(jì)數(shù)表示的時(shí)間和周期為T(mén)2的振蕩器計(jì)數(shù)表示的時(shí)間之差就是被測(cè)的時(shí)間間隔信號(hào)。游標(biāo)法測(cè)量的高分辨率是由兩個(gè)可啟動(dòng)振蕩器的高穩(wěn)定度與高可靠性保證的，但是在對(duì)較長(zhǎng)時(shí)間的時(shí)間間隔測(cè)量中，這種方法比較實(shí)現(xiàn)。圖22游標(biāo)測(cè)量原理示意圖理論上游標(biāo)法能夠同時(shí)實(shí)現(xiàn)高分辨率和大量程測(cè)量但是由于設(shè)計(jì)上的困難其分辨率往往只能在較短的時(shí)間保持因此游標(biāo)法通常結(jié)合插值法來(lái)測(cè)量與模擬插法和時(shí)間幅度轉(zhuǎn)換法類(lèi)似先利用直接計(jì)數(shù)器進(jìn)行粗測(cè)然后再采用游標(biāo)法進(jìn)行高分辨率測(cè)量。游標(biāo)法優(yōu)點(diǎn)在于能準(zhǔn)確地測(cè)出少于一個(gè)延遲單元的時(shí)間，使得測(cè)量精度得以提高。但隨著測(cè)量精度的提高使用的器件數(shù)量將增多測(cè)量誤差將增大測(cè)量精度主要依賴(lài)于延遲鏈的穩(wěn)定度，測(cè)量圍有限。2.3.4延遲插法延遲時(shí)間插技術(shù)，也稱(chēng)時(shí)鐘移相法。所謂移相是指對(duì)于兩路同頻信號(hào)T，以其中一路為參考信號(hào)，另一路相對(duì)于該參考信號(hào)做超前或滯后的移動(dòng)形成相位差。時(shí)鐘移相有許多種方法，其中數(shù)字移相可采用延遲實(shí)現(xiàn)，用延遲時(shí)間的長(zhǎng)短來(lái)決定兩個(gè)時(shí)鐘信號(hào)間的相位差。在數(shù)字移相的具體電路中，如果延遲時(shí)間選擇合適，采用多少級(jí)延遲，就可以有多少個(gè)同頻時(shí)鐘。如果這些延遲單元的延遲相等，并且延遲總和等于時(shí)鐘周期T，那么測(cè)量分辨率就等于延遲單元的延遲τ，每個(gè)延遲單元輸出信號(hào)與輸入信號(hào)同頻，在相位上延遲了2πτ/T，觸發(fā)器為記錄裝置，Qi(0≤i≤N)為鎖存輸出，觸發(fā)器輸出為溫度計(jì)(thermometer)碼。圖2.4中的開(kāi)始信號(hào)為事件信號(hào)，結(jié)束信號(hào)為時(shí)基信號(hào)。這種插技術(shù)轉(zhuǎn)換率較高，適用于實(shí)時(shí)測(cè)量系統(tǒng)。延遲時(shí)間插技術(shù)是通過(guò)延遲單元，將一個(gè)時(shí)鐘周期的時(shí)間間隔進(jìn)一步量化這種延遲插技術(shù)又為量化時(shí)延法。圖2.3延遲插技術(shù)示意圖延遲單元的延遲特性決定了插測(cè)量的分辨率在延遲插技術(shù)中由許多延遲相等的延遲單元級(jí)聯(lián)在一起形成一個(gè)延遲鏈由于時(shí)間具有單向流逝的特點(diǎn)人們很難將逝去的時(shí)間間隔無(wú)失真地進(jìn)行再現(xiàn)延遲插技術(shù)就是通過(guò)延遲單元滯延了被測(cè)時(shí)間間隔的流逝過(guò)程，通過(guò)延遲鏈中位于不同空間位置的延遲單元來(lái)表征時(shí)間間隔的細(xì)微量化。從某種意義上講，延遲插技術(shù)是通過(guò)空間來(lái)?yè)Q取時(shí)間的一種技術(shù)手段。目前延遲插技術(shù)是提高測(cè)時(shí)分辨率的主要技術(shù)是如今國(guó)外微電子和電子測(cè)量領(lǐng)域的研究熱點(diǎn)研究方向主要有延遲單元的設(shè)計(jì)工藝延遲單元延遲的非均勻性評(píng)估與非均勻性的補(bǔ)償和誤差修正等。2.3.5差分延遲插法差分延遲插法將被測(cè)量時(shí)間間隔的開(kāi)始信號(hào)和停止信號(hào)分別通過(guò)兩路延遲鏈，其中開(kāi)始信號(hào)通過(guò)的延遲鏈中每個(gè)延遲單元的量化延遲時(shí)間應(yīng)略大于停止信號(hào)通過(guò)的延遲鏈中每個(gè)延遲單元的量化延遲時(shí)間。由于這個(gè)原因，兩路信號(hào)經(jīng)過(guò)各自的量化延遲電路過(guò)程中，在某一時(shí)刻會(huì)出現(xiàn)理論上的重合點(diǎn)C。根據(jù)發(fā)生重合時(shí)所經(jīng)過(guò)的延遲級(jí)數(shù)可以計(jì)算出被測(cè)量的時(shí)間間隔。差分延遲線(xiàn)結(jié)構(gòu)是由兩組延遲單元構(gòu)成，其中一組延遲單元的延遲時(shí)間為τ1，另一組延遲單元的延遲時(shí)間為τ2，每一對(duì)延遲單元之間搭配一個(gè)觸發(fā)器。與基本延遲線(xiàn)結(jié)構(gòu)一樣，延遲單元是電平觸發(fā)，而觸發(fā)器是邊沿觸發(fā)。采用這種差分延遲線(xiàn)結(jié)構(gòu)，最終系統(tǒng)分辨率為：τ=τ1–τ2(2.2)其中τ1略大于τ2。采用差分延遲得到的輸出結(jié)果，與基本延遲線(xiàn)結(jié)構(gòu)的結(jié)果一樣，是一個(gè)類(lèi)似于溫度計(jì)結(jié)構(gòu)的輸出，即一連串1后加一連串0，在1和0跳變時(shí)說(shuō)明出現(xiàn)重合點(diǎn)。3基于GA的時(shí)間插法的研究微電子技術(shù)的飛速發(fā)展給時(shí)間間隔測(cè)量帶來(lái)了新的革命尤其是可編程邏輯設(shè)計(jì)技術(shù)的出現(xiàn)國(guó)外學(xué)者利用可編程邏輯設(shè)計(jì)技術(shù)不斷的改進(jìn)測(cè)量方法使對(duì)時(shí)間間隔的測(cè)量朝著高速率高精度的方向發(fā)展基于延遲時(shí)間插的時(shí)間間隔測(cè)量法在可編程邏輯設(shè)計(jì)的基礎(chǔ)上得到了很好的實(shí)現(xiàn)和應(yīng)用近年來(lái)在可編程邏輯器件(FPGA)單片上實(shí)現(xiàn)時(shí)間間隔測(cè)量已有大量成功的例子，同時(shí)，可編程邏輯器件)與IC相比，具有開(kāi)發(fā)周期短，靈活性強(qiáng)的特點(diǎn)，因此通過(guò)編程在FPGA中實(shí)現(xiàn)高精度時(shí)間間隔測(cè)量具有深遠(yuǎn)的意義[11]。3.1可編程邏輯器件簡(jiǎn)述隨著微電子設(shè)計(jì)技術(shù)與工藝的迅猛發(fā)展創(chuàng)造了數(shù)字化時(shí)代數(shù)字集成電路不斷的自我更新，它由電子管、晶體管、中小規(guī)模集成電路、超大規(guī)模集成電路(VLSIC)逐步發(fā)展到今天的有特定功能的專(zhuān)用集成電路(ASIC)ASIC的出現(xiàn)降低了產(chǎn)品的生產(chǎn)成本，提高了系統(tǒng)的可靠性，縮小了設(shè)計(jì)的物理尺寸，推動(dòng)了社會(huì)的數(shù)字化進(jìn)程。但是IC因其設(shè)計(jì)周期長(zhǎng)改版投資大靈活性差等缺陷制約著它的應(yīng)用圍硬件工程師希望有一種更靈活的設(shè)計(jì)方法這種靈活的方法可以根據(jù)需要在實(shí)驗(yàn)室就能設(shè)計(jì)可以隨時(shí)更改大規(guī)模數(shù)字邏輯，隨時(shí)研制自己的IC并馬上投入使用，這是提出可編程邏輯器件的思想?？删幊踢壿嬈骷S著微電子制造工藝的發(fā)展取得了很大的進(jìn)步今天的可編程邏輯器件已經(jīng)發(fā)展為可以完成超大規(guī)模的復(fù)雜組合邏輯與時(shí)序邏輯的復(fù)雜可編程器件(CPLD)和現(xiàn)場(chǎng)可編程邏輯門(mén)陣列)新一代的FPGA甚至集成了中央處理器(CPU)或(DSP)核，在一片A上進(jìn)行軟硬件協(xié)同設(shè)計(jì)，為實(shí)現(xiàn)片上可編程系統(tǒng)(SOP，SystemOnProgramableChip提供了強(qiáng)大的硬件支持[12]?，F(xiàn)場(chǎng)可編程門(mén)陣列P)與復(fù)雜可編程邏輯器件(CPLD)的出現(xiàn)，讓方便快捷的實(shí)現(xiàn)時(shí)間間隔測(cè)量成為可能?；贑的高精度時(shí)間間隔測(cè)量方法，就是利用信號(hào)在介質(zhì)中傳輸穩(wěn)定這一特點(diǎn)進(jìn)行設(shè)計(jì)的。這種方法在時(shí)頻測(cè)控領(lǐng)域有著廣泛的用途，可應(yīng)用于激光定位系統(tǒng)、數(shù)字集成電路動(dòng)態(tài)參數(shù)的檢測(cè)裝置等高精度測(cè)量?；赥DC的高精度時(shí)間間隔測(cè)量系統(tǒng)與其它時(shí)頻測(cè)量系統(tǒng)相比具有電路結(jié)構(gòu)簡(jiǎn)單、運(yùn)算量少、體積小等優(yōu)點(diǎn)。3.1.1FPGA的發(fā)展可編程邏輯器件是大規(guī)模集成電路技術(shù)發(fā)展的產(chǎn)物是一種半定制的集成電路結(jié)合計(jì)算機(jī)軟件可以快速方便地構(gòu)建數(shù)字系統(tǒng)廣義上講可編程邏輯器件是指一切通過(guò)軟件手段更改配置器件部連接結(jié)構(gòu)和邏輯單元完成既定設(shè)計(jì)功能的數(shù)字集成電路。早期的可編程邏輯器件主要包括可編程只讀存貯器(PROM紫外線(xiàn)可擦除只讀存貯器(EPROM)和電可擦除只讀存貯器(EEPROM)三種由于結(jié)構(gòu)的限制它們只能完成簡(jiǎn)單的數(shù)字邏輯功能隨后出現(xiàn)了一種結(jié)構(gòu)上稍復(fù)雜的可編程芯片即可編程邏輯器件(PLD)它的應(yīng)用和發(fā)展不僅簡(jiǎn)化了電路設(shè)計(jì)降低了開(kāi)發(fā)成本提高了系統(tǒng)的可靠性，而且給數(shù)字系統(tǒng)的設(shè)計(jì)帶來(lái)了革命性的變化目前常用的可編程邏輯器件主要有簡(jiǎn)單的邏輯陣列(AL/GAL)、復(fù)雜可編程邏輯器件(CPLD)和現(xiàn)場(chǎng)可編程邏輯陣列)等三大類(lèi)[13]。本論文采用的是A芯片。3.1.2FPGA的結(jié)構(gòu)與工作原理FPGA是在LD的基礎(chǔ)上發(fā)展起來(lái)的新型高性能可編程邏輯器件，它一般采用M工藝，也有一些專(zhuān)用器件采用Flash工藝或反熔線(xiàn)(Anti-Fue)工藝[14]A的基本組成部分有可編程輸入/輸出單元、基本可編程邏輯單元、嵌入式塊M、豐富的布線(xiàn)資源、底層嵌入功能單元和嵌專(zhuān)用硬核等，如圖3.1所示。圖31簡(jiǎn)的FPGA結(jié)構(gòu)原理圖本論文選取的是Altera公司的FPGA芯片因此下面主要以Altera的A芯片為例介紹A的基本結(jié)構(gòu)和工作原理。3.1.3FPGA設(shè)計(jì)基礎(chǔ)(1)開(kāi)發(fā)平臺(tái)本文時(shí)間間隔測(cè)量的研究是基于Altra的FPG，使用的開(kāi)發(fā)軟件QuartusII是Altera公司開(kāi)發(fā)的綜合性PLD開(kāi)發(fā)軟件[15]，這款軟件不但支持MAX器件和MAXII系列D也支持最新的A器件如Cyclone，ycloneIICycloneIII和tratix等大規(guī)模A器件。Altera于2009年發(fā)布的QuartusII90全面支持Altera的收發(fā)器FPA和HardCopyASIC系列產(chǎn)品，可以完成AlteraCPL、FPA和HardCopyASIC全系列產(chǎn)品的開(kāi)發(fā)。最新版支持Altera新近發(fā)布的tratix?IVGT和Arria?IIGXFPGA。包含LPM/MegaFunction宏功能模塊庫(kù)，使用戶(hù)可以充分利用成熟的模塊，簡(jiǎn)化了設(shè)計(jì)的復(fù)雜性、加快了設(shè)計(jì)速度。對(duì)第二方A工具的良好支持也使用戶(hù)可以在設(shè)計(jì)流程的各個(gè)階段使用熟悉的第二方A工具。另外QuartusII和DSPBuilder工具與Matlab/Siulink相結(jié)合可以方便地實(shí)現(xiàn)各種P應(yīng)用系統(tǒng)。支持Altra的片上可編程系統(tǒng)(SOPC)開(kāi)發(fā)，集系統(tǒng)級(jí)設(shè)計(jì)、嵌入式軟件開(kāi)發(fā)、可編程邏輯設(shè)計(jì)于一體，是一種綜合性的開(kāi)發(fā)平臺(tái)[16]。(2)FPGA的開(kāi)發(fā)語(yǔ)言目前，國(guó)外硬件描述語(yǔ)言的種類(lèi)十分繁多，各大A公司、科研單位甚至高等學(xué)校都擁有自己的硬件描述語(yǔ)言在這些硬件描述語(yǔ)言中有些硬件描述語(yǔ)言已經(jīng)成為IEEE標(biāo)準(zhǔn)，但是大多數(shù)的硬件描述語(yǔ)言還僅僅是一種工業(yè)標(biāo)準(zhǔn)。目前在我國(guó)廣泛應(yīng)用的硬件描述語(yǔ)言主要有：L語(yǔ)言、AHDL語(yǔ)言、erilogHDL語(yǔ)言和VHDL語(yǔ)言，其中erilgHDL語(yǔ)言和L語(yǔ)言最為流行。DesignVerilogHDL語(yǔ)言最早是由GDA公司設(shè)計(jì)師PhilMoorby在1983年開(kāi)發(fā)出來(lái)的。PhilMoorby成功設(shè)計(jì)了Verilog-XL仿真器并于1986年提出了快速門(mén)級(jí)仿真的XL算法，這使得VerilogHDL語(yǔ)言變得更加豐富和完善。1989年，Candence公司收購(gòu)了GDA公司，VerilogHDL語(yǔ)言從此成為Candence公司EDA設(shè)計(jì)環(huán)境中的硬件描述語(yǔ)言。1990年，Candence公司公開(kāi)發(fā)表了VerilogHDL語(yǔ)言，并且成立LVI組織以促使VerilogHDL語(yǔ)言成為IEEE標(biāo)準(zhǔn)[17]，即IEEEStandard1364-1995。由于VerilogHDL語(yǔ)言從C語(yǔ)言發(fā)展而來(lái)的，因而它的應(yīng)用也十分廣泛。GatewayDesignAutomation公司后來(lái)被CadenceDesignSystems于1990年所購(gòu)并?，F(xiàn)在Cadence對(duì)于Gateway公司的Verilog和Verilog-XL模擬器擁有全部的財(cái)產(chǎn)權(quán)。L的全名是ery-High-SpeedIntegrtedircitHrwareDescritionLanguage，誕生于1982年。1987年底，VHDL被IEEE和美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語(yǔ)言。自IEEE公布了VHDL的標(biāo)準(zhǔn)版本，IEEE-1076(簡(jiǎn)稱(chēng)87版)之后，各EDA公司相繼推出了自己的VHDL設(shè)計(jì)環(huán)境，或宣布自己的設(shè)計(jì)工具可以和VHDL接口[18]。此后VHDL在電子設(shè)計(jì)領(lǐng)域得到了廣泛的應(yīng)用，并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語(yǔ)言。1993年，IEEE對(duì)VHDL進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展VHDL的容，公布了新版本的VHDL，即IEEE標(biāo)準(zhǔn)的1076-1993版本，(簡(jiǎn)稱(chēng)93版)。現(xiàn)在，VHDL和Verilog作為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言，又得到眾多EDA公司的支持，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語(yǔ)言[19]。有專(zhuān)家認(rèn)為，在新的世紀(jì)中，VHDL與Verilog語(yǔ)言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。L發(fā)展的較早語(yǔ)法嚴(yán)格而erilogL是在C語(yǔ)言的基礎(chǔ)上發(fā)展起來(lái)的一種硬件描述語(yǔ)言語(yǔ)法較自由在本系統(tǒng)的A設(shè)計(jì)中采用的是eriloHDL硬件描述語(yǔ)言。(3)FPGA的設(shè)計(jì)流程一般來(lái)說(shuō)完整的FPGA設(shè)計(jì)流程包括電路設(shè)計(jì)輸入(DesignEntry)功能仿真綜合優(yōu)化、綜合后仿真、布線(xiàn)后仿真與驗(yàn)證、板級(jí)仿真驗(yàn)證與調(diào)試等主要步驟[20]。①設(shè)計(jì)輸入電路設(shè)計(jì)輸入是指通過(guò)某些規(guī)的描述方式，將工程師電路構(gòu)思輸入給A工具。常用的設(shè)計(jì)輸入方法有硬件描述語(yǔ)言(HDL)和原理圖設(shè)計(jì)輸入方法等。其中使用最為廣泛的L語(yǔ)言是L和erilogHDL。②功能仿真電路設(shè)計(jì)完成后要用專(zhuān)用工具對(duì)設(shè)計(jì)進(jìn)行功能仿真驗(yàn)證電路功能是否符合設(shè)計(jì)要求功能仿真有時(shí)候也被稱(chēng)為前仿真通過(guò)仿真能與時(shí)發(fā)現(xiàn)設(shè)計(jì)中的錯(cuò)誤加快設(shè)計(jì)速度，提高設(shè)計(jì)的可靠性。③綜合優(yōu)化綜合優(yōu)化(Synthesize)將L語(yǔ)言原理圖等設(shè)計(jì)輸入翻譯成由與或非門(mén)，M，觸發(fā)器等基本邏輯單元組成的邏輯連接(網(wǎng)表)，并根據(jù)目標(biāo)與要求(約束條件)優(yōu)化所生成的邏輯連接。④綜合后仿真綜合完成后需要檢查綜合結(jié)果是否與原設(shè)計(jì)一致做綜合后仿真在仿真時(shí)把綜合生成的標(biāo)準(zhǔn)延遲文件反標(biāo)注到綜合仿真模型中去，可估計(jì)門(mén)延遲帶來(lái)的影響。⑤實(shí)現(xiàn)與布局布線(xiàn)綜合結(jié)果的本質(zhì)是一些由與、或、非門(mén)，觸發(fā)器，M等基本邏輯單元組成的邏輯網(wǎng)表與芯片實(shí)際的配置情況還有較大差距此時(shí)應(yīng)該使用A廠商提供的軟件工具根據(jù)所選芯片的型號(hào)將綜合輸出的網(wǎng)表適配到具體A器件上這個(gè)過(guò)程就叫做實(shí)現(xiàn)。在實(shí)現(xiàn)過(guò)程中最主要的過(guò)程是布局布線(xiàn)(A，PlaceAndRoute)所謂布局是指將邏輯網(wǎng)表中的硬件原語(yǔ)或者底層單元合理地適配到FPA結(jié)構(gòu)部的固有硬件結(jié)構(gòu)上所謂布線(xiàn)是指根據(jù)布局的拓?fù)浣Y(jié)構(gòu)利用A部的各種連線(xiàn)資源合理的連接各個(gè)單元的過(guò)程。⑥時(shí)序仿真與驗(yàn)證將布局布線(xiàn)的時(shí)延信息反標(biāo)注到設(shè)計(jì)網(wǎng)表中所進(jìn)行的仿真就叫做時(shí)序仿真或者布局布線(xiàn)后仿真，簡(jiǎn)稱(chēng)后仿真。布局布線(xiàn)之后生成的仿真時(shí)延文件包含的時(shí)延信息最全，不僅包含門(mén)時(shí)延還包含實(shí)際布線(xiàn)時(shí)延所以布線(xiàn)后仿真最準(zhǔn)確能較好的反應(yīng)芯片的實(shí)際工作情況。三個(gè)不同階段仿真的區(qū)別：功能仿真的主要且的在于驗(yàn)證語(yǔ)言設(shè)計(jì)的電路結(jié)構(gòu)和功能是否和設(shè)計(jì)意圖相符；綜合后仿真的主要且的在于驗(yàn)證綜合后的電路結(jié)構(gòu)是否與設(shè)計(jì)意圖相符，是否存在歧義綜合結(jié)果；布局布線(xiàn)后仿真，即時(shí)序仿真的主要且的在于驗(yàn)證是否存在時(shí)序違規(guī)。有時(shí)為了保證設(shè)計(jì)的可靠性，在時(shí)序仿真后還要做一些驗(yàn)證。⑦板級(jí)仿真與驗(yàn)證在有些高速設(shè)計(jì)情況下還需要使用第二方的板級(jí)驗(yàn)證工具進(jìn)行仿真和驗(yàn)證。⑧調(diào)試與加載配置設(shè)計(jì)開(kāi)發(fā)的最后步驟就是在線(xiàn)調(diào)試或者將生成的配置文件寫(xiě)入芯片中進(jìn)行測(cè)試示波器和邏輯分析儀(LA,LogicAnalyzer)是邏輯設(shè)計(jì)的主要調(diào)試工具。3.2基于FPGA的延遲時(shí)間插法直接計(jì)數(shù)法往往測(cè)量存在±1個(gè)時(shí)鐘誤差，所以實(shí)際中往往用直接計(jì)數(shù)法結(jié)合延遲時(shí)間插法進(jìn)行時(shí)間間隔的測(cè)量直接計(jì)數(shù)法對(duì)時(shí)間間隔進(jìn)行粗測(cè)量延遲時(shí)間插技術(shù)用來(lái)對(duì)時(shí)鐘與事件信號(hào)不同步的部分進(jìn)行測(cè)量，克服單一的直接計(jì)數(shù)法所存在的±1個(gè)時(shí)鐘差，這種測(cè)量方法稱(chēng)為細(xì)測(cè)量[21]。延遲時(shí)間插技術(shù)是采用延遲單元對(duì)時(shí)間間隔進(jìn)行量化傳統(tǒng)的延遲時(shí)間插技術(shù)的測(cè)時(shí)分辨率等于延遲單元的延遲因此插過(guò)程對(duì)延遲單元的要求非常嚴(yán)格隨著分辨率的提高，延遲單元的級(jí)數(shù)增多，信號(hào)衰減會(huì)更加明顯，對(duì)硬件資源的消耗將增加。針對(duì)這個(gè)問(wèn)題本節(jié)在A芯片中對(duì)延遲單元進(jìn)行研究基礎(chǔ)上在從理論分析上說(shuō)明了差分延遲的優(yōu)越性——分辨率高以與節(jié)約硬件資源對(duì)常用的細(xì)測(cè)量方法進(jìn)行了仿真實(shí)驗(yàn)，證明在A中實(shí)現(xiàn)差分延遲插法的可行性。3.2.1延遲單元分析A部有豐富的資源特別是成千上萬(wàn)的可編程邏輯單元以與豐富的布線(xiàn)資源，可以利用其可編程邏輯單元和布線(xiàn)資源構(gòu)成一樣的延遲單元。如圖3.2所示，Altera公司的CycloneII系列A的邏輯單元(LE)由一個(gè)LUT加一個(gè)寄存器組成的在大多數(shù)A中，由16個(gè)邏輯單元構(gòu)成一個(gè)邏輯陣列，每個(gè)芯片都有許多個(gè)邏輯陣列。FPGA中邏輯單元是可編程邏輯的主體，可以充分利用其可編程的靈活性來(lái)改變其部連接和配置，根據(jù)FPGA傳輸延遲的可預(yù)測(cè)性與固定傳輸延遲的一致性，通過(guò)編程配置可以構(gòu)成結(jié)構(gòu)一樣且延遲一樣的延遲單元。圖3.2中，通過(guò)配置查找表來(lái)構(gòu)成延遲基本單元(LCELL)，信號(hào)由數(shù)據(jù)端DATAD端口輸入，經(jīng)查找表后從COMBOUT輸出，這一傳輸路徑構(gòu)成一個(gè)LCELL。圖32Altera部延遲單元配置在設(shè)計(jì)中要想獲得高的分辨率和好的線(xiàn)性結(jié)果，那么延遲單元的延遲時(shí)間盡量小并且線(xiàn)性度好。在FPGA中由于延遲單元是由兩部分即LCELL和邏輯單元間連線(xiàn)構(gòu)成的，所以延遲單元的延遲特性取決于這兩部分的延遲特性。(1)LCELL的延遲往往延遲單元中的LCELL是通過(guò)配置邏輯單元中的查找表得到的。從圖3.2中可以看到，查找表有四個(gè)數(shù)據(jù)輸入端口，分別為AA、AB、AC、AD，由于經(jīng)不同端口輸入的傳輸延遲差別很大那么選擇哪個(gè)端口作為輸入端非常重要端口的選擇將直接影響到延遲單元的延遲時(shí)間大小與線(xiàn)性，進(jìn)而影響測(cè)量分辨率和精度。從器件的時(shí)序分析中可以看到，數(shù)據(jù)端A、A、A、AD經(jīng)查找表由T輸出所需時(shí)間分別為651ps,624ps,319ps,206ps(不同的芯片LCELL的值也不同)，為了使延遲單元的延遲時(shí)間盡量小，在這里選擇數(shù)據(jù)端D為L(zhǎng)CELL的輸入端，COMBOUT為其輸出端，此時(shí)其延遲時(shí)間為206ps。(2)邏輯單元間連線(xiàn)的延遲邏輯單元之間的連線(xiàn)有很多種，信號(hào)經(jīng)連線(xiàn)的傳輸延遲也相應(yīng)的有很多種。因此要得到結(jié)構(gòu)一樣且延遲一樣的延遲單元，必須使相鄰兩個(gè)LCELL間的連線(xiàn)布線(xiàn)一致。通過(guò)多次試驗(yàn)發(fā)現(xiàn)，當(dāng)相對(duì)位置一樣且數(shù)據(jù)傳輸端口一致時(shí)，邏輯單元間的連線(xiàn)將是一致的，連線(xiàn)延遲也是一樣的。3.2.2延遲時(shí)間插測(cè)量分析延遲時(shí)間插法采用延遲單元對(duì)時(shí)鐘信號(hào)或事件(strt/sto)信號(hào)進(jìn)行延遲，從而產(chǎn)生高分辨率的時(shí)間刻度對(duì)小于時(shí)基周期的微小時(shí)間間隔進(jìn)一步量化根據(jù)延遲單元所處的位置，時(shí)間插技術(shù)分為事件(strt/sto信號(hào)延遲插和時(shí)鐘信號(hào)延遲插。事件信號(hào)延遲插圖3.3所示的事件延遲插器由N個(gè)延遲單元同步電路、鎖存電路與延遲補(bǔ)償電路組成，延遲單元的延遲為Δτ。圖3.3事件延遲插器事件信號(hào)沿經(jīng)過(guò)延遲補(bǔ)償后，出現(xiàn)在補(bǔ)償延遲電路的輸出端，之后維持高電平。這個(gè)高電平經(jīng)過(guò)延遲Δτ后，出現(xiàn)在第1個(gè)延遲單元的輸出端，每經(jīng)過(guò)Δτ，下一個(gè)延遲單元的輸出端將會(huì)出現(xiàn)上升沿信號(hào)，每個(gè)延遲單元的輸出端與相應(yīng)觸發(fā)器的D端相連。圖3.3中下部的鎖存信號(hào)是事件信號(hào)與時(shí)鐘信號(hào)同步產(chǎn)生的[22]。當(dāng)時(shí)鐘信號(hào)的上升沿到來(lái)時(shí)，若此時(shí)事件信號(hào)為高電平，同步器產(chǎn)生鎖存信號(hào)，鎖存過(guò)程耗時(shí)等于補(bǔ)償延遲。鎖存信號(hào)上升沿鎖定事件信號(hào)經(jīng)過(guò)各延遲單元后的狀態(tài)。假定時(shí)鐘周期TCLK=NΔτ，Δτ為事件信號(hào)與時(shí)鐘信號(hào)之間的時(shí)間間隔，0≤τ≤Tclk，鎖存結(jié)果Qi(0≤i≤N)反映了τ的量化值，量化單位(即分辨率)為Δτ。如表3.1所示：表31事件延遲插技術(shù)的量化編碼量化值Q0Q1Q2Q3Q4Q5Q6Q7Q8Q901000000000111000000002111000000031111000000411111000005111111000061111111000711111111008111111111091111111111在整個(gè)時(shí)間插過(guò)程中，1的個(gè)數(shù)在隨著量化值的增加遞加，1和0交替處對(duì)應(yīng)位置反映了時(shí)間插的量化值。這個(gè)規(guī)律和水銀柱溫度計(jì)表征溫度的規(guī)律一樣，因此稱(chēng)Qi的編碼為溫度計(jì)編碼。(2)時(shí)鐘信號(hào)延遲插如果對(duì)時(shí)鐘信號(hào)CLK0進(jìn)行延遲將會(huì)得到一個(gè)與時(shí)基信號(hào)同頻的時(shí)鐘信號(hào)兩個(gè)時(shí)鐘信號(hào)的相位不同假定延遲為Δτ時(shí)鐘信號(hào)周期為clk個(gè)時(shí)鐘信號(hào)的相移為τ/clk適當(dāng)選取延遲單元的延遲Δτ使τ=clk/NN為整數(shù)采用時(shí)鐘數(shù)字移相技術(shù)可以獲取一系列的同頻時(shí)鐘信號(hào)CLKi(0≤i≤N)，用N個(gè)時(shí)鐘信號(hào)對(duì)事件信號(hào)T進(jìn)行鎖定鎖定輸出結(jié)果為i(0≤i≤N)i可以量化與CLK0之間的時(shí)間間隔，從而實(shí)現(xiàn)時(shí)間插。如圖3.4所示：圖34時(shí)信號(hào)延遲插如表3.2所示事件信號(hào)延遲插與時(shí)基信號(hào)延遲插的量化編碼正好相反兩種延遲時(shí)間插方法的測(cè)時(shí)分辨率都等于延遲單元的延遲Δτ，延遲單元的延遲特性直接影響了延遲時(shí)間插方法的分辨率與精度。表32時(shí)基延遲插技術(shù)的量化編碼量化值Q0Q1Q2Q3Q4Q5Q6Q7Q8Q901111111111101111111112001111111130001111111400001111115000001111160000001111700000001118000000001190000000001(3)差分延遲插由延遲時(shí)間插的原理可以看出，事件延遲時(shí)間插的測(cè)分辨率等于Δτ，時(shí)鐘延遲時(shí)間插的測(cè)時(shí)分辨率取決于時(shí)鐘信號(hào)的數(shù)字相移。假定時(shí)基信號(hào)周期為clkτ=lk/N在時(shí)基延遲時(shí)間插中時(shí)基信號(hào)延遲τ1若滿(mǎn)足τ1/τ為整數(shù)并且τ1/τ與N互質(zhì)可以保證數(shù)字移相時(shí)鐘信號(hào)的相位與原時(shí)基信號(hào)的相位均勻分布在0至π之間。假定時(shí)鐘信號(hào)集{CLKn}中相鄰兩個(gè)時(shí)鐘信號(hào)延遲為τ1，其中0≤ni≤N?1，τ1/Δτ為整數(shù)，且τ1/Δτ與N互質(zhì)。{CLKn}經(jīng)過(guò)時(shí)鐘分配電路，可得到相移為2π/N時(shí)鐘信號(hào)集{CLKn}。如圖3.6所示，對(duì)于0≤i≤N?1，clki?1的上升沿與clki的上升沿之間的時(shí)間間隔為τ1。而CLKi?1的上升沿與CLKi，的上升沿之間的時(shí)間間隔為Δτ。圖5數(shù)字移時(shí)鐘信號(hào)的再分配假設(shè)M=τ1/τ,CLKi與lki滿(mǎn)足：CLK(i×M)modN=clki，0≤i≤N(3.1)根據(jù)式3.1，采用圖3.5所示的時(shí)鐘再分配方法，可利用延遲MΔτ的延遲單元得到Δτ的測(cè)時(shí)分辨率基于時(shí)鐘信號(hào)延遲的插方法需要τ=clk/N個(gè)延遲單元隨著Δτ減小延遲數(shù)且呈現(xiàn)增加趨勢(shì)針對(duì)這一問(wèn)題提出了差分信號(hào)雙延遲的時(shí)間插方法，具體實(shí)現(xiàn)過(guò)程如圖3.6所示：圖3.6差分延遲時(shí)間插圖3.6中事件(strt/sto)信號(hào)延遲τ1要大于τ2，當(dāng)鎖存電路的輸出由1跳變?yōu)?時(shí),輸出結(jié)果，測(cè)量的分辨率為τ=τ1?τ2。差分延遲時(shí)間插法克服了事件延遲和時(shí)鐘延遲插分辨率由延遲單元決定的缺點(diǎn)，在可編程器件部，延遲單元一般延遲在ns級(jí)，最小延遲也在幾百p，事件延遲和時(shí)鐘延遲測(cè)量的測(cè)量分辨率由可編程器件的工藝決定而差分延遲解決了由器件決定精度的不足它由事件延遲單元與時(shí)鐘延遲單元之間的差值決定了其精度從而獲得小于延遲單元延遲的測(cè)時(shí)分辨率在時(shí)基周期和測(cè)時(shí)分辨率固定的情況下差分延遲時(shí)間插所需延遲單元的數(shù)目也要少于單一的時(shí)基延遲插或事件信號(hào)插方式[24-26]。44.1實(shí)現(xiàn)方案為了達(dá)到高精度的時(shí)間間隔測(cè)量目的，實(shí)現(xiàn)中首先架構(gòu)了時(shí)間間隔測(cè)量系統(tǒng)，系統(tǒng)共分為六部分：時(shí)鐘產(chǎn)生模塊、測(cè)量模塊、數(shù)據(jù)處理模塊、數(shù)據(jù)存儲(chǔ)模塊、通信模塊和顯示模塊。其中，時(shí)鐘有外部電源與FPGA部PLL鎖相環(huán)提供，其余模塊均有FPGA結(jié)合外部電路實(shí)現(xiàn)。系統(tǒng)框圖如圖4.1所示。計(jì)計(jì)器單元顯示單元通信單元處理單元信號(hào)源存儲(chǔ)單元顯示單元通信單元處理單元信號(hào)源存儲(chǔ)單元圖41時(shí)間隔測(cè)量系統(tǒng)框圖目前國(guó)際上在短時(shí)間間隔測(cè)量領(lǐng)域已達(dá)到15ps-200ps量級(jí),其實(shí)現(xiàn)主要基于CMOS工藝和ASIC電路,工藝要求嚴(yán)格、設(shè)計(jì)周期長(zhǎng)、開(kāi)發(fā)費(fèi)用高昂、設(shè)計(jì)不夠靈活。由于復(fù)雜可編程邏輯器件(FPGA)部嵌有PLL或DLL模塊,FPGA嵌的PLL可以產(chǎn)生精確的相移延遲,所以FPGA是應(yīng)用于短時(shí)間間隔測(cè)量比較好的硬件平臺(tái)。因此基于FPGA部的PLL鎖相單元,利用高速時(shí)鐘的精確移相延遲,實(shí)現(xiàn)優(yōu)于1ns的量化時(shí)間間隔,與高速時(shí)鐘計(jì)數(shù)器相結(jié)合,使時(shí)間間隔測(cè)量圍達(dá)到200ns-43s、精度達(dá)到0.83ns,對(duì)應(yīng)脈沖激光測(cè)距機(jī)0.1245m的測(cè)距精度。系統(tǒng)基于Altera公司的EP2S130F780C4.2主要模塊設(shè)計(jì)與實(shí)現(xiàn)主控芯片的選擇：主控芯片選擇FPGA型號(hào)為EP2C8Q208C8N，EP2C8Q208C8N屬于CycloneⅡ系列，EP2C為系列標(biāo)識(shí)，屬于CycloneⅡ，8是器件型號(hào)，Q代表封裝為PQFP，208是引腳數(shù)，C代表應(yīng)用級(jí)別為商品級(jí)，8代表速度等級(jí)，N代表符合無(wú)鉛標(biāo)準(zhǔn)。該型號(hào)FPGA有138個(gè)I/O口，工作電壓為1.15V～3.465V，工作溫度為0℃～85℃。FPGA采用了邏輯單元陣列LCA（LogicCellArray）這樣一個(gè)概念，部包括可配置邏輯模塊CLB（ConfigurableLogicBlock）、輸出輸入模塊IOB（InputOutputBlock）和部連線(xiàn)（Interconnect）三個(gè)部分?，F(xiàn)場(chǎng)可編程門(mén)陣列（FPGA）是可編程器件。與傳統(tǒng)邏輯電路和門(mén)陣列（如PAL，GAL與CPLD器件）相比，F(xiàn)PGA具有不同的結(jié)構(gòu)，F(xiàn)PGA利用小型查找表（16×1RAM）來(lái)實(shí)現(xiàn)組合邏輯，每個(gè)查找表連接到一個(gè)D觸發(fā)器的輸入端，觸發(fā)器再來(lái)驅(qū)動(dòng)其他邏輯電路或驅(qū)動(dòng)I/O，由此構(gòu)成了既可實(shí)現(xiàn)組合邏輯功能又可實(shí)現(xiàn)時(shí)序邏輯功能的基本邏輯單元模塊，這些模塊間利用金屬連線(xiàn)互相連接或連接到I/O模塊。FPGA的邏輯是通過(guò)向部靜態(tài)存儲(chǔ)單元加載編程數(shù)據(jù)來(lái)實(shí)現(xiàn)的，存儲(chǔ)在存儲(chǔ)器單元中的值決定了邏輯單元的邏輯功能以與各模塊之間或模塊與I/O間的聯(lián)接方式，并最終決定了FPGA所能實(shí)現(xiàn)的功能，F(xiàn)PGA允許無(wú)限次的編程.主控電路如圖所示：圖4.4主控芯片F(xiàn)PGA管腳圖主控芯片的外接電路如圖所示：圖4.5主控芯片的外接電路外接電路的作用是：起擴(kuò)展作用，使得FPGA可以與更多外界模塊連接，擴(kuò)充FPGA的功能，達(dá)到想要的目的。4.2.1系統(tǒng)時(shí)鐘產(chǎn)生模塊對(duì)于數(shù)字電路來(lái)說(shuō)設(shè)計(jì)不良的時(shí)鐘在極限溫度電壓或者制造工藝存在偏差的情況下將導(dǎo)致系統(tǒng)的錯(cuò)誤行為所以可靠的時(shí)鐘設(shè)計(jì)非常的關(guān)鍵在A常采用四種時(shí)鐘：全局時(shí)鐘、門(mén)控時(shí)鐘、多級(jí)邏輯時(shí)鐘和波動(dòng)時(shí)鐘。而對(duì)于一個(gè)設(shè)計(jì)項(xiàng)目來(lái)說(shuō)，全局時(shí)鐘(或同步時(shí)鐘)是最簡(jiǎn)單和可預(yù)測(cè)的時(shí)鐘。在A的設(shè)計(jì)中最好的時(shí)鐘方案是由專(zhuān)門(mén)的全局時(shí)鐘輸入引腳驅(qū)動(dòng)單個(gè)主時(shí)鐘去控制設(shè)計(jì)中的每一個(gè)觸發(fā)器A芯片一般都具有專(zhuān)門(mén)的全局時(shí)鐘引腳在設(shè)計(jì)中采用全局時(shí)鐘，因?yàn)槿謺r(shí)鐘能夠提供器件中最短的時(shí)鐘到輸出的延遲。Altera公司生產(chǎn)的CycloneII系列芯片EP2C8Q208C8N是一款高性能的A芯片，它提供了強(qiáng)大的時(shí)鐘管理，每個(gè)器件有鎖相環(huán)PLL，具有PLL重配置、擴(kuò)頻時(shí)鐘、可變相移和延遲偏移等功能滿(mǎn)足片和片外的時(shí)鐘管理芯片提供的PLL可以保證芯片時(shí)鐘信號(hào)的零延遲和低的時(shí)鐘歪斜(CLOCKSkew)同時(shí)可以方便的實(shí)現(xiàn)對(duì)時(shí)鐘信號(hào)的常用控制，如移相、倍頻、分頻等。電源模塊與鎖相環(huán)分別如圖4.2、4.3。圖4.2電源模塊圖4.3鎖相環(huán)4.2.2測(cè)量模塊測(cè)量模塊實(shí)際就是個(gè)計(jì)數(shù)器，在start和stop的控制下，開(kāi)始和結(jié)束計(jì)數(shù)，并將輸出結(jié)果傳送至數(shù)據(jù)處理單元但是在實(shí)現(xiàn)上數(shù)字電路對(duì)數(shù)據(jù)和時(shí)鐘的關(guān)系有一定的要求，也就是建立時(shí)間(Setuptie)和保持時(shí)間(Holdtie)必須得到滿(mǎn)足，否則輸出狀態(tài)就不穩(wěn)定結(jié)果就不可預(yù)計(jì)建立時(shí)間是指在觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)之前數(shù)據(jù)穩(wěn)定不變的時(shí)間，如果建立時(shí)間不夠，數(shù)據(jù)就不能在上升沿到來(lái)時(shí)打入觸發(fā)器。保持時(shí)間是指在觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)之后數(shù)據(jù)穩(wěn)定不變的時(shí)間如果保持時(shí)間不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。圖44建時(shí)間和保持時(shí)間示意圖電路的設(shè)計(jì)難點(diǎn)在時(shí)序分析，而時(shí)序設(shè)計(jì)的實(shí)質(zhì)就是滿(mǎn)足每一個(gè)觸發(fā)器的建立和保持時(shí)間的要求。通常不穩(wěn)定狀態(tài)在高速的情況下更容易發(fā)生，何況采樣時(shí)鐘高達(dá)200MHz，而通常一個(gè)時(shí)鐘周期只有5ns。常用的方法是用兩個(gè)觸發(fā)器來(lái)消除不穩(wěn)定狀態(tài)，但是此方法常常被用于在跨時(shí)鐘域傳輸?shù)男盘?hào)，然而在設(shè)計(jì)中，采用同步的辦法來(lái)試圖消除不穩(wěn)定狀態(tài)不是很有效。這種消除不穩(wěn)定狀態(tài)的方法對(duì)粗計(jì)數(shù)器的開(kāi)始工作可能提前或延遲了一個(gè)周期，導(dǎo)致計(jì)數(shù)錯(cuò)誤。在數(shù)據(jù)粗計(jì)數(shù)設(shè)計(jì)時(shí)遇到的另一個(gè)問(wèn)題就是擴(kuò)展位數(shù)。大的計(jì)數(shù)器實(shí)現(xiàn)起來(lái)，其實(shí)只不過(guò)是位數(shù)增加一些而己。但是太多的位數(shù)也會(huì)導(dǎo)致新的問(wèn)題。會(huì)給后面數(shù)據(jù)處理帶來(lái)負(fù)擔(dān)。為了擺脫這種限制，希望找到辦法能夠擴(kuò)展位數(shù)。于是選擇了雙計(jì)數(shù)器的辦法，也就是用一個(gè)小的計(jì)數(shù)器來(lái)驅(qū)動(dòng)一個(gè)大的計(jì)數(shù)器，大計(jì)數(shù)器依靠小計(jì)數(shù)器的進(jìn)位信號(hào)作使能端，進(jìn)行計(jì)數(shù)。也就是通過(guò)這種方法把很大的計(jì)數(shù)單元分解，然后把計(jì)數(shù)值再送數(shù)據(jù)處理單元處理，用FPGA實(shí)現(xiàn)計(jì)數(shù)測(cè)量和延遲檢測(cè)的模塊框圖如圖4.5和圖4.6所示：圖4.5延遲檢測(cè)單元圖4.6測(cè)量計(jì)數(shù)單元4.2.3數(shù)據(jù)處理模塊假設(shè)計(jì)數(shù)測(cè)量的輸出為N，兩路延遲鏈的輸出分別為M1、M2，則時(shí)間間隔T有：T=NTCLK+(M1-M2)Δτ+Tdelay(4.1)其中TCLK=5000ps,Δτ為修正值，即信號(hào)從端口進(jìn)入芯片部模塊的延遲差；因此要將計(jì)數(shù)測(cè)量和延遲線(xiàn)的數(shù)據(jù)接收進(jìn)行處理。其在FPGA上實(shí)現(xiàn)的數(shù)據(jù)處理模塊如圖4.7所示。圖4數(shù)處理模塊對(duì)測(cè)量數(shù)據(jù)進(jìn)行處理時(shí)將數(shù)據(jù)合并為二進(jìn)制最后分八位一組傳輸模塊引腳說(shuō)明如下：由L輸出的時(shí)鐘信號(hào)為系統(tǒng)工作時(shí)鐘在此作為粗測(cè)量的計(jì)數(shù)時(shí)鐘；：系統(tǒng)復(fù)位信號(hào)；cout[7..0:8位數(shù)據(jù)信號(hào)輸入，此信號(hào)為粗測(cè)量小計(jì)數(shù)器的輸出；carry_cout[29..0:0位數(shù)據(jù)信號(hào)輸入，此信號(hào)為粗測(cè)量大計(jì)數(shù)器的輸出；delay_out[6..0:7為數(shù)據(jù)信號(hào)輸入，此信號(hào)由細(xì)測(cè)量的結(jié)果；result[7..08位數(shù)據(jù)信號(hào)輸出將輸入數(shù)據(jù)進(jìn)行處理后的結(jié)果分為以8為單位的輸出。4.2.4數(shù)據(jù)存儲(chǔ)模塊FPGA外接存儲(chǔ)芯片AM29LV640可將測(cè)量數(shù)據(jù)的處理結(jié)果進(jìn)行存儲(chǔ)，并可讀取。具體模塊電路圖如圖4.8：圖4.8數(shù)據(jù)存儲(chǔ)模塊4.2.5通信模塊如圖4.9所示，F(xiàn)PGA部通信模塊可實(shí)現(xiàn)數(shù)據(jù)向外部的傳輸，外接MAX232可將存儲(chǔ)的測(cè)試結(jié)果傳輸?shù)斤@示模塊，由數(shù)碼管顯示出來(lái)。圖49數(shù)傳輸模塊第一部分是電荷泵電路。由1、2、3、4、5、6腳和4只電容構(gòu)成。功能是產(chǎn)生+12v和-12v兩個(gè)電源，提供給RS-232串口電平的需要。第二部分是數(shù)據(jù)轉(zhuǎn)換通道。由7、8、9、10、11、12、13、14腳構(gòu)成兩個(gè)數(shù)據(jù)通道。其中13腳（R1IN）、12腳（R1OUT）、11腳（T1IN）、14腳（T1OUT）為第一數(shù)據(jù)通道。8腳（R2IN）、9腳（R2OUT）、10腳（T2IN）、7腳（T2OUT）為第二數(shù)據(jù)通道。TTL/CMOS數(shù)據(jù)從T1IN、T2IN輸入轉(zhuǎn)換成RS-232數(shù)據(jù)從T1OUT、T2OUT送到電腦DB9插頭；DB9插頭的RS-232數(shù)據(jù)從R1IN、R2IN輸入轉(zhuǎn)換成TTL/CMOS數(shù)據(jù)后從R1OUT、R2OUT輸出。第三部分是供電。15腳GND、16腳VCC（+5v）。4.2.6顯示模塊設(shè)計(jì)選用數(shù)碼管顯示，F(xiàn)PGA具有顯示模塊，實(shí)現(xiàn)電路如圖4.10。圖4.10數(shù)碼管顯示模塊數(shù)碼管顯示模塊采用LCD數(shù)碼顯示，可將接收到的測(cè)量結(jié)果進(jìn)行實(shí)