數(shù)字電路實驗封面教材

數(shù)字電子技術基礎實驗指導書2017年6月實驗目錄TTL集成邏輯門的參數(shù)的測試實驗集電極開路門電路及三態(tài)門電路的研究實驗CMOS傳輸門應用實驗用小規(guī)模集成電路進行組合邏輯電路設計實驗編碼器和譯碼器實驗數(shù)據(jù)選擇器應用實驗數(shù)據(jù)選擇器和數(shù)據(jù)分配器應用實驗觸發(fā)器基本功能測試實驗同步時序電路邏輯設計實驗任意進制分頻器實驗集成移位寄存器應用實驗555定時器典型應用實驗拔河游戲機01TTL集成邏輯門的邏輯功能與參數(shù)測試實驗目的掌握TTL集成與非門的邏輯功能和主要參數(shù)的測試方法掌握TTL器件的使用規(guī)則進一步熟悉數(shù)字電路實驗裝置的結構，基本功能和使用方法實驗原理（a）(b)圖1-174LS20邏輯框圖、邏輯符號及引腳排列與非門的邏輯功能與非門的邏輯功能是：當輸入端有一個或一個以上是低電平時，輸出端為高電平；只有當輸入端全部為高電平時，輸出端才是低電平（即有“0”得“1”，全“1”得“0”。）其邏輯表達式為Y＝TTL與非門的主要參數(shù)(1)低電平輸出電源電流ICCL和高電平輸出電源電流ICCH與非門處于不同的工作狀態(tài)，電源提供的電流是不同的。ICCL是指所有輸入端懸空，輸出端空載時，電源提供器件的電流。ICCH是指輸出端空截，每個門各有一個以上的輸入端接地，其余輸入端懸空，電源提供給器件的電流。通常ICCL＞ICCH，它們的大小標志著器件靜態(tài)功耗的大小。器件的最大功耗為PCCL＝VCCICCL。手冊中提供的電源電流和功耗值是指整個器件總的電源電流和總的功耗。ICCL和ICCH測試電路如圖1－2(a)、(b)所示。的范圍內(nèi)工作，超過5.5V將損壞器件；低于4.5V器件的邏輯功能將不正常。(a)(b)(c)(d)圖1-2TTL與非門靜態(tài)參數(shù)測試電路圖(2)低電平輸入電流IiL和高電平輸入電流IiH。IiL是指被測輸入端接地，其余輸入端懸空，輸出端空載時，由被測輸入端流出的電流值。在多級門電路中，IiL相當于前級門輸出低電平時，后級向前級門灌入的電流，因此它關系到前級門的灌電流負載能力，即直接影響前級門電路帶負載的個數(shù)，因此希望IiL小些。IiH是指被測輸入端接高電平，其余輸入端接地，輸出端空載時，流入被測輸入端的電流值。在多級門電路中，它相當于前級門輸出高電平時，前級門的拉電流負載，其大小關系到前級門的拉電流負載能力，希望IiH小些。由于IiH較小，難以測量，一般免于測試。IiL與IiH的測試電路如圖1-2(c)、(d)所示。(3)扇出系數(shù)NO扇出系數(shù)NO是指門電路能驅動同類門的個數(shù)，它是衡量門電路負載能力的一個參數(shù)，TTL與非門有兩種不同性質的負載，灌電流負載和拉電流負載，因此有兩種扇出系數(shù)，即低電平扇出系數(shù)NOL和高電平扇出系數(shù)NOH。通常IiH＜IiL，則NOH＞NOL，常以NOL作為門的扇出系數(shù)。NOL的測試電路如圖1-3所示，門的輸入端全部懸空，輸出端接灌電流負載RL，調節(jié)RL使IOL增大，VOL隨之增高，當VOL達到VOLm（手冊中規(guī)定低電平規(guī)范值0.4V）時的IOL就是允許灌入的最大負載電流，則：(4)電壓傳輸特性門的輸出電壓vO隨輸入電壓vi而變化的曲線vo＝f(vi)稱為門的電壓傳輸特性，通過它可讀得門電路的一些重要參數(shù)，如輸出高電平VOH、輸出低電平VOL、關門電平VOff、開門電平VON、閾值電平VT及抗干擾容限VNL、VNH等值。測試電路如圖1-4所示，采用逐點測試法，即調節(jié)RW，逐點測得Vi及VO，然后繪成曲線。圖1-3扇出系數(shù)試測電路圖1-4傳輸特性測試電路(5)平均傳輸延遲時間tpdtpd是衡量門電路開關速度的參數(shù)，它是指輸出波形邊沿的0.5Vm至輸入波形對應邊沿0.5Vm點的時間間隔，如圖1-5所示。(a)傳輸延遲特性(b)tpd的測試電路圖1-5圖1-5(a)中的tpdL為導通延遲時間，tpdH為截止延遲時間，平均傳輸延遲時間為tpd的測試電路如圖1－5(b)所示，由于TTL門電路的延遲時間較小，直接測量時對信號發(fā)生器和示波器的性能要求較高，故實驗采用測量由奇數(shù)個與非門組成的環(huán)形振蕩器的振蕩周期T來求得。其工作原理是：假設電路在接通電源后某一瞬間，電路中的A點為邏輯“1”，經(jīng)過三級門的延遲后，使A點由原來的邏輯“1”變?yōu)檫壿嫛?”；再經(jīng)過三級門的延遲后，A點電平又重新回到邏輯“1”。電路中其它各點電平也跟隨變化。說明使A點發(fā)生一個周期的振蕩，必須經(jīng)過6級門的延遲時間。因此平均傳輸延遲時間為TTL電路的tpd一般在10nS～40nS之間。74LS20主要電參數(shù)規(guī)范如表1-1所示表1-1參數(shù)名稱和符號規(guī)范值單位測試條件直流參數(shù)通導電源電流ICCL＜14mAVCC＝5V，輸入端懸空，輸出端空載截止電源電流ICCH＜7mAVCC＝5V，輸入端接地，輸出端空載低電平輸入電流IiL≤1.4mAVCC＝5V，被測輸入端接地，其他輸入端懸空，輸出端空載高電平輸入電流IiH＜50μAVCC＝5V，被測輸入端Vin＝2.4V，其他輸入端接地，輸出端空載。＜1mAVCC＝5V，被測輸入端Vin＝5V，其他輸入端接地，輸出端空載。輸出高電平VOH≥3.4VVCC＝5V，被測輸入端Vin＝0.8V，其他輸入端懸空，IOH＝400μA。輸出低電平VOL＜0.3VVCC＝5V，輸入端Vin＝2.0V，IOL＝12.8mA。扇出系數(shù)NO4～8V同VOH和VOL交流參數(shù)平均傳輸延遲時間tpd≤20nsVCC＝5V，被測輸入端輸入信號：Vin＝3.0V，f＝2MHz。實驗參考電路與非門主要參數(shù)IiL、IiH、ICCL、ICCH、NO、tpd、測試如圖1-2、圖1-3、圖1-5。實驗預習要求預習相關TTL與非門的電路原理和邏輯功能。了解與非門參數(shù)測試方法及參數(shù)定義。實驗內(nèi)容與步驟1.驗證與非門74LS00的邏輯功能。將與非門的兩輸入端分別接到4位輸入器的開關上，輸出端接4位輸出器的邏輯指示燈上，并用萬用表測量輸出電壓。按表1-2琢項測量并驗證其邏輯功能，測量結果填入表中。表1-2輸入端輸出端K1K2LED指示電壓表測量00011011表1-2分別按圖1-2、圖1-3、圖1-5接線，測出與非門的主要參數(shù)IiL、IiH、ICCL、ICCH、NO、tpd，并將測試結果填入表1-3中表1-3與非門主要參數(shù)IiLIiHICCLICCHNO測量值測試與非門的電壓傳輸特性按圖1-4接線，調節(jié)電位器RW，使Ui分別為表1-4中各值，逐點測量Ui和Uo的值，將數(shù)據(jù)填入表中。表1-4Ui（V）0.20.31.01.21.31.351.41.52.02.43.03.54.04.5Uo（V）實驗注意事項1.雙列直插式集成芯片插入方法要正確，有定位缺口標記的對準IC插座上的缺口標記。2.根據(jù)不同的實驗內(nèi)容連接實驗電路圖，正確地連接電阻、電壓表、電流表和示波器等。注意具體的布線原則和方法，器件和連線都要插牢，不能松動，否則實驗無法進行。3.測量IOL時，灌入輸出端的電流不要超過20mA，否則將要損壞器件。4.在測量平均功耗P時，由于一片74LS00器件上有四個與非門，所以一個門的功耗為測試值除以4。TTL集成電路使用注意事項1.接插集成塊時，要認清定位標記，不得插反。2.。電源極性絕對不允許接錯。3.閑置輸入端處理方法(1)懸空，相當于正邏輯“1”，對于一般小規(guī)模集成電路的數(shù)據(jù)輸入端，實驗時允許懸空處理。但易受外界干擾，導致電路的邏輯功能不正常。因此，對于接有長線的輸入端，中規(guī)模以上的集成電路和使用集成電路較多的復雜電路，所有控制輸入端必須按邏輯要求接入電路，不允許懸空。(2)直接接電源電壓VCC（也可以串入一只1～10KΩ的固定電阻）或接至某一固定電壓(＋2.4≤V≤4.5V)的電源上，或與輸入端為接地的多余與非門的輸出端相接。(3)若前級驅動能力允許，可以與使用的輸入端并聯(lián)。4.輸入端通過電阻接地，電阻值的大小將直接影響電路所處的狀態(tài)。當R≤680Ω時，輸入端相當于邏輯“0”；當R≥4.7KΩ時，輸入端相當于邏輯“1”。對于不同系列的器件，要求的阻值不同。5.輸出端不允許并聯(lián)使用（集電極開路門(OC)和三態(tài)輸出門電路(3S)除外）。否則不僅會使電路邏輯功能混亂，并會導致器件損壞。6.輸出端不允許直接接地或直接接＋5V電源，否則將損壞器件，有時為了使后級電路獲得較高的輸出電平，允許輸出端通過電阻R接至Vcc，一般取R＝3～5.1KΩ。實驗設備和器材名稱數(shù)量型號雙蹤示波器 1臺 學校自備直流電源 1臺 5V適配器 1只 SD128B14芯IC插座 1只 SD1434位輸入器 1只 SD1014位輸出器 1只 SD102B電阻模塊 1只 SD150多圈電位器模塊 1只 SD153集成芯片 若干 74LS00連接導線 若干 P2實驗用6孔插件方板 297mm×300mm實驗思考題1.門電路的帶負載能力是什么？2.測量扇出系數(shù)NO的原理是什么？3.在什么情況下與非門可以輸出高電平或低電平？氣電壓值分別為多少？實驗報告要求列出實測與非門功能的數(shù)據(jù)，試討論其邏輯關系。記錄整理實驗所測數(shù)據(jù)，并對測試結果進行分析整理。在坐標紙上繪制實測的電壓傳輸特性曲線?；卮鹚伎碱}。02集電極門開路門電路及三態(tài)門電路的研究實驗實驗目的熟悉集電極開路（OC）門及三態(tài)（TSL）門的邏輯功能和使用方法掌握三態(tài)門構成總線的特點及方法掌握集電極負載電阻RL對OC門電路輸出的影響。實驗原理集電極開路門和三態(tài)輸出門電路是兩種特殊的TTL門電路。（1）集電極開路門在數(shù)字系統(tǒng)中，有時需要將兩個或兩個以上集成邏輯門的輸出端相連，從而實現(xiàn)輸出相與（線與）的功能，這樣在使用門電路組合各種邏輯電路時，可以很大程度地簡化電路。由于推拉式輸出結構的TTL門電路不允許將不同邏輯門的輸出端直接并接使用，為使TTL門電路實現(xiàn)“線與”功能，常把電路中的輸出級改為集電極開路結構，簡稱OC（OpenCollector）結構。本實驗所用OC與非門型號為四—2輸入與非門74LS01，電路結構及引腳排列圖，如圖2-1所示。圖2-1集電極開路與非門電路結構及74LS01引腳排列從圖2-1可見，集電極開路門電路與推拉式輸出結構的TTL門電路區(qū)別在于：當輸出三極管T4管截止時，OC門的輸出端Y處于高阻狀態(tài)，而推拉式輸出結構TTL門的輸出為高電平。所以實際應用時，若希望T4管截止時OC門也能輸出高電平，必須在輸出端外接上拉電阻RL至電源V′cc。電阻RL和電源V’cc的數(shù)值選擇必須保證OC門輸出的高、低電平符合邏輯要求，同時T4的灌電流負載不能過大，以免造成OC門受損。假設將n個OC門的輸出端并聯(lián)“線與”，負載是m個TTL與非門的輸入端，為了保證OC門的輸出電平符合邏輯要求，OC門外接負載電阻RL的數(shù)值應介于與RLmax和RLmin所規(guī)定的范圍值之間。其中上拉電阻最大值：RLmax=；上拉電阻最小值RLmin=RL值不能選得過大，否則OC門的輸出高電平可能小于UOHmin；RL值也不可太小，否則OC門輸出低電平時的灌電流可能超過最大允許的負載電流IOLmax。式中UOH：OC門輸出高電平；UOL：OC門輸出低電平；V’cc：負載電阻RL所接的外接電源電壓；m：接入電路的負載門輸入端個數(shù)；n：“線與”輸出的OC門的個數(shù)；m’：負載門的個數(shù)；IiH：負載門高電平輸入電流；IiL：負載門低電平輸入電流；IOLmax：OC門導通時允許的最大負載電流；IOH：OC門輸出截止時的漏電流。OC門電路應用范圍較廣泛，利用電路的“線與”特性，可以方便地實現(xiàn)某些特定的邏輯功能，例如：把兩個以上OC結構的與非門“線與”可完成“與或非”的邏輯功能；實現(xiàn)電平的轉換等任務。（2）三態(tài)輸出門三態(tài)輸出門（簡稱三態(tài)門）的電路結構是在普通門電路的基礎上附加控制電路而構成的。圖2-2為三態(tài)門電路結構及引腳排列圖。圖2-2三態(tài)門電路結構和74LS125引腳排列圖圖2-2中，為三態(tài)使能端，當＝“1”時，電路輸出Y呈現(xiàn)高阻狀態(tài)；當＝“0”時，實現(xiàn)Y=A的邏輯功能，即為低電平有效，本實驗采用三態(tài)門的型號為74LS125三態(tài)輸出四總線緩沖器。圖2-2為74LS125的引腳排列圖，表2-1為其功能表。表2-1三態(tài)門的功能表輸入輸出AY0001011101高阻態(tài)從表2-1中可看出，在三態(tài)使能端的控制下，輸出端Y有三種可能出現(xiàn)的狀態(tài)：高阻態(tài)、關態(tài)（高電平）、開態(tài)（低電平）。在數(shù)字系統(tǒng)中，為了能在同一條線路上分時傳遞若干個門電路的輸出信號，減少各個單元電路之間連線數(shù)目，常采用總線結構，如圖2-3所示。而三態(tài)門電路的主要應用之一是能實現(xiàn)總線傳輸。圖2-3三態(tài)門接成總線結構電原理圖只要在工作時控制各個三態(tài)門的端輪流有效、且在任何時刻僅有一個有效，就可以把A1，A2，…，An信號分時輪流通過總線進行傳送。實驗參考電路OC門實現(xiàn)“線與”邏輯；OC門實現(xiàn)電平轉換；三態(tài)門實現(xiàn)總線傳輸。圖2-4OC門實現(xiàn)“線與”邏輯電原理圖圖2-5OC門實現(xiàn)電平轉換電原理圖圖2-6三態(tài)門實現(xiàn)總線傳輸電原理圖實驗預習要求復習TTL集電極開路門和三態(tài)輸出門的工作原理及應用了解所用集成芯片：74LS01，74LS125的功能及外部接線;分析圖2-4中OC門的上拉負載電阻的阻值范圍，確定實驗所選電阻值;試用74LS01OC門電路實現(xiàn)下列函數(shù)：;畫出電路原理圖;(6)完成各項實驗內(nèi)容的理論計算。實驗內(nèi)容及步驟按預習要求（3）設計的電路連線，輸入A，B，C和使能E接邏輯開關，輸出L接邏輯指示燈。測試電路的邏輯功能。4016的VSS端接參考地，VDD接5V。OC門應用按圖2-4連接實驗電路，用兩個集電極開路與非門“線與”后驅動一個TTL非門。負載電阻RL用一只200Ω電阻和100kΩ電位器串聯(lián)而成，用實驗方法確定RLmax和RLmin的阻值，并和理論計算值相比較。填入表2-2中。理論值測量值RLRLmaxRLmin表2-2負載電阻RL的測定按預習內(nèi)容（4）連接電路，驗證邏輯功能。用OC門電路作TTL→CMOS電路接口的研究，按圖2-5接線，實現(xiàn)電平轉換。在電路輸入端加不同的邏輯電平值，用萬用表測量與非門輸出端C端、OC門輸出端D端及CMOS輸出端E端的電壓值。將測量結果填入表2-3中。在電路輸入端加10kHz的方波信號，用示波器觀察C，D，E各點的波形，并記錄。表2-3電平測試數(shù)據(jù)表輸入UC(V)UD(V)UE(V)AB00011011三態(tài)輸出門按表2-1測量74LS125三態(tài)輸出門的邏輯功能。將三態(tài)門輸入端接數(shù)字邏輯實驗箱上的邏輯開關，使能端接單脈沖源，輸出端接LED指示器，按表2-1逐項測試其邏輯功能。試用74LS125實現(xiàn)總線傳輸。實驗電路原理如圖2-6所示。先將三個三態(tài)門的使能端都接高電平“1”，觀察Y端輸出；然后分別將使能端接低電平“0”，觀察總線的邏輯狀態(tài)。實驗注意事項在進行OC門線與實驗時，一定要先計算出RL值，再繼續(xù)實驗。在做電平轉換實驗時，不能將OC門的工作電源接到12V上，以免燒壞器件。在做三態(tài)門實現(xiàn)總線實驗時，三個三態(tài)門的使能端，不能有一個以上同時加低電平“0”，否則會使電路出錯。CMOS集成電路的多余輸入端絕對不能懸空，否則會引入干擾導致電路輸出狀態(tài)不確定。實驗設備和器材名稱數(shù)量型號雙蹤示波器 1臺 學校自備函數(shù)信號發(fā)生器 1臺 學校自備直流電源 1臺 5V適配器 1只 SD128B14芯IC插座 3只 SD1434位輸入器 1只 SD1014位輸出器 1只 SD102B電阻模塊 2只 SD150多圈電位器模塊 1只 SD153C集成芯片 若干 74LS0074LS0174LS0474LS125連接導線 若干 P2實驗用6孔插件方板 297mm×300mm實驗思考題OC門外接負載電阻的選取方法是什么？如果OC門負載電阻RL的阻值超出RLmax～RLmin之間，將產(chǎn)生什么影響？對電路有何影響？三態(tài)門輸出有哪三種狀態(tài)，其中哪種狀態(tài)具有隔離作用？實驗報告要求畫出實驗內(nèi)容中實驗邏輯圖，并標明有關外接元件值。整理實驗數(shù)據(jù)，分析實驗結果，按要求填寫表格。03CMOS傳輸門實驗應用實驗目的掌握CMOS傳輸門的功能特點及應用方法。了解用CMOS傳輸門實現(xiàn)邏輯運算功能的方法。了解用CMOS傳輸門實現(xiàn)程控選頻、程控放大的原理。進一步練習信號幅度和周期的測量方法。實驗原理CMOS傳輸門TG（TransmissionGate）是由邏輯信號控制的電子開關，當控制信號為有效邏輯電平時，開關接通，為無效電平時，開關斷開。（1）TG的電路結構CMOS傳輸門由兩個源、漏極結構相同的互補MOS并聯(lián)，如圖3-1所示。源極、漏極互相連接構成輸入或輸出端，由于結構相同，所以兩端可以互換。兩個MOS管的開啟電壓絕對值相同（VTN=∣VTP∣=VT），柵極由互補的邏輯信號C,控制，C控制NMOS，控制PMOS。圖3-1CMOS傳輸門原理結構圖3-2CMOS傳輸門導通電阻特性（2）TG的控制特性：設被控信號Ui從兩個MOS管的源極輸入，Ui的幅值范圍在邏輯信號的高、低電平之間。①當C為低電平VSS,為高電平VDD時，UGN為電路的最低電位，UGP為最高電位，所以在整個輸入信號范圍內(nèi)，兩個MOS管由于柵源反偏都截止，傳輸門關斷，信號不能通過。②當C為VDD，為VSS時，若輸入Ui小于VDD-UT，NMOS柵源正偏導通。Ui越小，偏置電壓UGSN越大，漏源電阻RDSN越小。同理，當Ui大于VSS+UT時，PMOS柵源正偏導通，RDSP隨Ui增加（USGP增加）而減小。由于兩管漏、源并接，漏源電阻并聯(lián)，所以Ui變化時傳輸門的總導通電阻RDS基本不變，為數(shù)十歐姆左右，傳輸門接通，信號可以通過。圖3-2定性地表示了RDSN，RDSP以及并聯(lián)等效電阻RDS與Ui的特性關系。（3）集成四傳輸門4016圖3-3是集成四傳輸門4016的引腳排列圖，其中1C，2C，3C，4C分別為四個傳輸門的邏輯控制端（信號在內(nèi)部連接，沒有引出）。4016的控制信號為高電平有效。當C為邏輯高電平時，相應傳輸門的X，Y端接通，端口電阻與輸入電壓無關，基本認為ux=uy。當C為邏輯低電平時，相應傳輸門的X，Y端相當于斷開，端口電阻約為兆歐級。實際應用時，被控模擬信號的幅度不能超過芯片所加的工作電源?？刂菩盘柕母唠娖降扔谄骷碾娫措妷篤DD，低電平為VSS。電源電壓根據(jù)被控模擬電壓的范圍取值。比如，輸入模擬信號為0～5V，則VDD=5V，VSS=0V；而如果需要控制的是幅值在-10～10V范圍內(nèi)的模擬信號，則VDD=10V，VSS=-10V。（4）傳輸門的應用①實現(xiàn)CMOS邏輯門圖3-3雙列直插四CMOS傳輸門4016引腳排列圖3-4TG構成的邏輯門傳輸門可以用來實現(xiàn)邏輯運算功能，圖2-3-4（a）中的TG1、TG2實現(xiàn)了與非門的邏輯功能。當輸入A和B同時為高電平“1”時，傳輸門TG1和TG2都導通，電阻R通過導通的傳輸門接地，輸出Y為低電平“0”；當A（或B）為低電平“0”時，TG1（或TG2）截止，輸出Y為VDD（“1”）?？梢姡琘=。若將與非門的輸出Y再接一個由使能信號E控制的傳輸門TG3，則構成三態(tài)與非門。當E為低電平時，TG3關斷，輸出L為高阻狀態(tài)。所以使能E高電平有效。圖3-5程控選頻電路原理圖②切換模擬信號傳輸門主要用于控制模擬信號，所以通常又稱模擬開關。程控電話控制電路可以采用模擬開關切換模擬音頻信號，組合DTMF雙音多頻編碼實現(xiàn)自動撥號功能。圖3-5為RLC串聯(lián)電路，電路的諧振頻率由電容、電阻的參數(shù)決定。電路諧振時，電阻電壓Uo（電路電流Io）與輸入電壓Ui同相，并且達到最大值。同時，電容、電感電壓達到輸入電壓的Q倍。收音機電路就利用這個特點接收某一頻率的電臺信號。當電容改變時，電路的諧振頻率不同，選擇的電臺也就不同。采用傳輸門可以通過邏輯信號控制切換電容實現(xiàn)程控選頻。圖3-6為運算放大器構成的反相放大電路，放大倍數(shù)AV由電路的反饋電阻Rf和輸入電阻Ri決定：AV=－Rf/Ri。Rf改變，放大倍數(shù)相應改變。采用傳輸門可以通過邏輯信號控制切換反饋電阻實現(xiàn)程控放大，常用在智能儀器中使數(shù)值不同的被測信號達到比較一致的幅度范圍。圖3-7電路的功能是把輸入的四位二進制碼D3～D0轉換成幅值與碼值成正比的輸出電壓Uo，稱數(shù)模轉換電路。其中運算放大器構成一個反相加法器，加法器的四個輸入由傳輸門TGi控制。當輸入Di為“1”時，控制相應的傳輸門接通，使該輸入端接+5V；當Di=“0”，相應的傳輸門斷開，沒有輸入電壓。注意到加法器各輸入電阻的阻值基本呈二進制位權形式，當輸入為不同的二進制碼時，輸出電壓： 顯然，輸出模擬電壓Uo的絕對值基本與輸入二進制碼的碼值ND成正比。圖3-6程控放大器原理圖圖3-74位二進制數(shù)模轉換電路原理圖實驗預習要求復習有關RLC交流電路串聯(lián)諧振的概念。復習示波器、函數(shù)發(fā)生器、交流毫伏表的使用方法，考慮如何測量兩個同頻率信號的相位差、如何測量正弦交流信號的峰-峰值和有效值。根據(jù)圖3-4的工作原理設計一個三態(tài)邏輯門，使能E高電平有效。當E有效時，輸出L=。思考RLC電路串聯(lián)諧振頻率測定的實驗方法。計算圖3-5電路在控制信號A，B為不同狀態(tài)時的諧振頻率理論值。分析圖3-6電路在控制信號A，B為不同狀態(tài)時的放大倍數(shù)的理論值。分析圖3-7電路的最大輸出電壓UOmax（輸入二進制碼為“1111”時的輸出）和分辨電壓VLSB（輸入二進制碼為“0001”時的輸出）。實驗內(nèi)容及步驟用傳輸門實現(xiàn)邏輯功能按預習要求（3）設計的電路連線，輸入A，B，C和使能E接邏輯開關，輸出L接邏輯指示燈。測試電路的邏輯功能。4016的VSS端接參考地，VDD接5V。程控選頻電路圖3-5電路及圖3-3芯片引腳圖接線，4016的工作電源為±5V（VDD接5V，VSS接-5V）。2）按表3-1將控制信號A，B接Vss或VDD，改變邏輯電平VA，VB，用示波器測量輸入電壓Ui和電阻電壓Uo的相位差。3）在控制條件一定時，改變輸入Ui的信號頻率直到電路諧振（Ui和Uo同相），用示波器測量Uo信號的峰-峰值Uop-p和周期T，用交流毫伏表測量傳輸門的壓降有效值UTG，記錄電路的諧振頻率。表3-1程控選頻電路測試表輸入信號諧振頻率f(KHz)諧振周期測量值T(ms)諧振時Uop-p（V）諧振UTG（有效值）諧振頻率理論頻率誤差ABVAVB00-5V-5V01-5V5V105V-5V115V5V程控放大器1）按圖2-3-6連接電路，4016的工作電源為±5V。2）輸入有效值為0.2V、頻率1kHz的正弦信號Ui。傳輸門控制端A、B按表3-2接不同的邏輯電平，用交流毫伏表測試并記錄輸出信號的有效值Uo，計算電路的電壓放大倍數(shù)Av。數(shù)模轉換電路按圖3-7連接電路，4016的VDD接+5V，VSS接參考地。傳輸門的控制信號D3～D0接輸入器，改變開關狀態(tài)，記錄輸入不同二進制碼時的輸出電壓值。表3-2程控放大器測試表輸入信號輸出電壓放大倍數(shù)放大倍數(shù)理論值Av誤差ABUo(V)Av=Uo/Ui00Rf=R110Rf=Rf1//Rf201Rf=Rf1//Rf311Rf=Rf1//Rf2//Rf3實驗設備和器材名稱數(shù)量型號雙蹤示波器 1臺 學校自備函數(shù)信號發(fā)生器 1臺 學校自備直流電源 1臺 5V適配器 1只 SD128B14芯IC插座 2只 SD1434位輸入器 1只 SD1014位輸出器 1只 SD102B電阻模塊 2只 SD150SD150B多圈電位器模塊 1只 SD153電容模塊 1只 SD151二極管模塊 1只 SD155集成芯片 若干 4016LM741連接導線 若干 P2實驗用6孔插件方板 297mm×300mm實驗思考題圖2-3-4電路中的4.7kΩ電阻起什么作用？程控選頻電路中，傳輸門的導通電阻對諧振頻率有無影響？對品質因素有無影響？程控放大器中，傳輸門的導通電阻對各級放大倍數(shù)的精度有無影響？如果放大倍數(shù)與理論值有誤差，可以如何解決。圖3-7電路中4016控制信號的低電平是–5V還是0V？圖3-7數(shù)模轉換電路的輸出電壓能否是1.2V？為什么？如果圖3-7電路中傳輸門由4位二進制加計數(shù)器的輸出控制，計數(shù)頻率為1.6kHz，輸出電壓是什么波形，周期是多少？實驗報告要求處理實驗數(shù)據(jù)，完成各測試圖、測試表。根據(jù)實驗內(nèi)容（2）計算傳輸門的導通平均電阻RDS。計算數(shù)模轉換電路在不同數(shù)碼輸入時的輸出電壓理論值，與實驗測試值比較。分析實驗內(nèi)容（2）,（3）,（4）的誤差原因?；卮鹚伎碱}。04用小規(guī)模集成電路進行組合邏輯電路設計實驗實驗目的掌握用小規(guī)模集成電路設計組合邏輯電路的方法。用實驗驗證所設計電路的邏輯功能。實驗原理數(shù)字邏輯電路根據(jù)邏輯功能的不同特點分為兩大類，一類叫做組合邏輯電路，另一類是時序邏輯電路。組合邏輯電路任何時刻的輸出僅取決于該時刻的輸入信號，而與這一時刻輸入信號作用前電路原來的狀態(tài)沒有任何關系。根據(jù)實際給出的邏輯問題，求出實現(xiàn)這一邏輯功能的最佳邏輯電路，這就是組合邏輯電路設計所要完成的任務。由小規(guī)模集成電路（SSI）構成組合邏輯電路設計一般可分為以下5個步驟進行：分析任務要求，確定輸入和輸出變量之間的邏輯關系，列出真值表。根據(jù)真值表，寫出邏輯表達式，并用布爾代數(shù)法或卡諾圖法化簡，得出最簡的邏輯函數(shù)表達式。按化簡后的邏輯表達式，對照真值表進行功能檢查，以確定所設計的電路是否符合要求。按照具體情況對化簡后的邏輯表達式進行整理，具體可能是：從盡可能簡單的角度來考慮選用元器件。設計任務中規(guī)定了所用的電路類型，如規(guī)定用與非門、或非門、與或非門等。從經(jīng)濟角度考慮選用價格便宜的元件或利用現(xiàn)有的元件來構成電路。選用元件時，可以用同類型號的元件來實現(xiàn)相同的邏輯功能。對于小規(guī)模器件來說，應充分利用每個門的扇入系數(shù)，力求用最少量的門獲得最佳效果。組合邏輯電路設計的步驟也可用如圖所示的框圖來描述。圖4-1組合邏輯電路設計過程框圖上圖中的邏輯化簡，是組合邏輯電路設計步驟中較重要的一步。為了確保邏輯電路結構簡單以及使用器件較少，通常要求盡可能簡化邏輯表達式，還要根據(jù)實際情況，使電路結構達到最佳。前面幾步只是完成了基本的邏輯設計任務，至于設計功能是否正確，電路是否穩(wěn)定可靠，還需進行靜態(tài)測試。也就是說根據(jù)真值表來改變輸入變量，測出對應的輸出值，驗證電路的邏輯功能。下面通過一個例子說明組合邏輯電路設計過程。例如，要求設計一個組合邏輯電路，將8421BCD碼變換為余3碼。①根據(jù)題意，列出真值表。表4-1代碼轉換電路真值表輸入輸出ABCDWXYZ000000110001010000100101001101100100011101011000011010010111101010001011100111001010φφφφ1011φφφφ1100φφφφ1101φφφφ1110φφφφ1111φφφφ②選擇實驗器件，寫出邏輯函數(shù)表達式。由于設計要求沒有具體指定采用哪一種邏輯門電路，因此可以從門電路的種類、數(shù)量、速度等方面綜合考慮，選擇最佳的設計方案。首先根據(jù)代碼轉換真值表，化簡后得出最簡與或表達式。然后根據(jù)電路成本和信號處理速度兩個指標變換函數(shù)式。變換的原則是應盡量利用公共項以減少邏輯門的數(shù)量和類別，同時要設法減少邏輯門的級數(shù)以減少信號傳輸延遲時間，以此得到最佳邏輯函數(shù)式。該電路的化簡過程如下：用卡諾圖對邏輯函數(shù)進行化簡如圖4-2所示，即采用圈圈合并最小項的方法。函數(shù)化簡后乘積項的數(shù)目等于合并圈的數(shù)目，每個乘積項所含變量因子的大小，取決于合并圈的數(shù)目，每個合并圈應盡可能的擴大?；喓蟾鬏敵龅倪壿嫳磉_式為圖4-2表4-1對應的卡諾圖③畫出邏輯電路原理圖。該電路采用了三種門電路，輸入至輸出的信號傳輸時間為兩級門的延遲，速度相對較快。邏輯電路圖如圖4-3所示。圖4-3代碼轉換邏輯電路原理圖實驗預習要求復習用SSI進行組合邏輯電路設計的相關內(nèi)容。根據(jù)實際任務要求，從設計過程到電路圖實現(xiàn),設計組合邏輯電路。制定測試方法和步驟。實驗內(nèi)容及步驟使用若干與非門和異或門設計一個一位二進制全加器或全減器。設計代碼轉換電路（如8421碼轉換為余3格雷碼；8421碼和余3碼的代碼轉換電路）如將旅客列車分為特快、直快和慢車，它們優(yōu)先順序為特快、直快和慢車，在同一時刻只能有一趟列車從車站開出，即只能給出一個開出信號。設計一個滿足上述要求的排隊電路。設計一個保險箱用的4位代碼鎖。該鎖有A，B，C，D的輸入端及一個開箱鑰匙孔信號ON的輸入端，當開箱時（ON＝1），若輸入的代碼（例如ABCD＝1011）與設定的代碼相同，保險箱就打開（X＝1）；若代碼不符，電路就發(fā)出報警信號（Y＝1）。①寫出設計步驟，要求使用最佳設計方案來實現(xiàn)。②連接實驗電路并檢測邏輯功能是否符合設計要求。注：（1）設計時要把控制要求抽象為二值邏輯命題，以確定輸入、輸出變量以及它們的邏輯關系。（2）在實驗進行中，插拔集成芯片或改變電路連接線時，一定要切斷電源，否則集成芯片容易受到較大感應或電沖擊，從而導致?lián)p壞。（3）實驗電路中的連接線長度要盡可能短，其目的是防止噪聲干擾及減少傳輸時間。實驗設備和器材名稱數(shù)量型號雙蹤示波器 1臺 學校自備函數(shù)信號發(fā)生器 1臺 學校自備直流電源 1臺 5V適配器 1只 SD128B14芯IC插座 3只 SD1434位輸入器 2只 SD1014位輸出器 1只 SD102B集成芯片 若干 74LS0074LS1074LS2074LS86連接導線 若干 P2實驗用6孔插件方板 297mm×300mm實驗思考題通過實驗，你認為SSI組合邏輯電路設計的關鍵步驟是什么？對于同一個命題，是否有不同的設計方案，比較各自的優(yōu)缺點。為防止集成電路的電源電壓接反，而造成器件損壞，保護電路如何設計？實驗報告要求根據(jù)各題實驗任務，列出相應的真值表、畫出卡諾圖，寫出最簡的邏輯表達式，畫出設計的邏輯電路圖。將設計的電路進行實驗測試，并記錄測試結果。對實驗中出現(xiàn)的問題進行分析。實驗體會和設計分析。05編碼器和譯碼器實驗實驗目的掌握中規(guī)模集成電路譯碼器、編碼器的邏輯功能和使用方法。利用譯碼器、編碼器進行組合邏輯電路設計。實驗原理1）編碼器編碼器的邏輯功能是將輸入信號中的一個有效信號變換成相應的一組二進制代碼輸出。優(yōu)先編碼器定義了所有輸入信號的優(yōu)先級別。當多個輸入信號同時有效時，優(yōu)先編碼器輸出的是對應優(yōu)先權最高的信號編碼值。圖5-18線－3線優(yōu)先編碼器74LS148的引腳排列圖圖5-1給出8線－3線優(yōu)先編碼器74LS148的引腳排列圖。為使能控制端或稱選通輸入端。選通輸出端YS和擴展端的功能是實現(xiàn)編碼位數(shù)（輸入信號數(shù)）的擴展?！?個輸入信號（編碼對象），低電平有效。的優(yōu)先權最高，的優(yōu)先權最低。編碼輸出是3位二進制代碼，用表示。表5-1為8線－3線優(yōu)先編碼器的真值表。表5-18線-3線優(yōu)先編碼器真值表輸入輸出1ΦΦΦΦΦΦΦΦ11111011111111111100ΦΦΦΦΦΦΦ0000010ΦΦΦΦΦΦ01001010ΦΦΦΦΦ011010010ΦΦΦΦ0111011010ΦΦΦ01111100010ΦΦ011111101010×01111111100100111111111101在=“0”時，編碼器允許工作。當8個輸入中有“0”時，輸出一組優(yōu)先權最高的有效輸入所對應的二進制代碼。比如當=時，的優(yōu)先權最高，輸出=“001”（見表5-1第4行）。2）譯碼器譯碼是編碼的逆過程，它的邏輯功能是將每個輸入的二進制代碼，譯成對應輸出的高、低電平信號。譯碼器有變量譯碼器和顯示譯碼器之分。變量譯碼器的邏輯功能是將輸入的n位二進制代碼譯成2n個輸出變量。每個輸出變量與唯一的一組輸入碼對應，當輸入為某組碼時，僅有與其對應的輸出信號為有效電平，其他輸出均為無效電平。典型的變量譯碼器型號為3線－8線譯碼器74LS138。圖5-2所示為3線－8線譯碼器74LS138的引腳排列圖。圖5-23線－8線譯碼器74LS138的引腳排列圖。其中為3條譯碼輸入端，～為8條譯碼輸出端，低電平有效。，，為使能選通端。表5-2所示為3線－8線譯碼器74LS138的真值表。由表5-2可見,當=“1”，=“0”時，不論輸入為何狀態(tài)，輸出～中有且僅有一個為有效電平“0”，有效輸出端下標序號與輸入二進制碼所對應的十進制數(shù)相同。表5-23線－8線譯碼器真值表Φ1ΦΦΦ111111110ΦΦΦΦ1111111110000011111111000110111111100101101111110011111011111010011110111101011111101110110111111011011111111110變量譯碼器除了實現(xiàn)譯碼功能外，可以作為數(shù)據(jù)分配器使用。如果利用使能選通端中的一個輸入串行數(shù)據(jù)信號，變量譯碼器就實現(xiàn)數(shù)據(jù)分配功能。另外，變量譯碼器還可以用來方便地實現(xiàn)多輸出邏輯函數(shù)。顯示譯碼器把輸入的二—十進制代碼轉換成十進制數(shù)碼各段驅動信號的電路稱為顯示譯碼器。圖5-3為七段顯示譯碼器74LS48的引腳排列圖。圖5-3七段顯示譯碼器74LS48引腳排列圖為譯碼器的輸入信號，為譯碼器的7個輸出，為譯碼器的燈測試輸入，為譯碼器的消隱輸入/滅零輸出，為滅零輸入。表5-3為七段顯示譯碼器真值表。表5-3七段顯示譯碼器的真值表輸入輸出十進制或功能01100001111111011Φ00011011000021Φ00101110110131Φ00111111100141Φ01001011001151Φ01011101101161Φ01101001111171Φ01111111000081Φ10001111111191Φ100111110011101Φ101010001101111Φ101110011001121Φ110010100011131Φ110111001011141Φ111010001111151Φ111110000000消隱ΦΦΦΦΦΦ00000000脈沖消隱10000000000000燈測試0ΦΦΦΦΦ11111111根據(jù)表5-374LS48的真值表，簡單介紹三個功能端，和的工作情況。燈測試輸入：當且時，無論狀態(tài)如何，輸出Ya～Yg全部為高電平，都可使被驅動數(shù)碼管的七段同時點亮，以檢查該數(shù)碼管各段能否正常發(fā)光。利用這個功能可以判斷顯示器的好壞。消隱輸入：也稱滅燈輸入。為消隱輸入，當=0時，無論及輸入為何值，所有各段輸出均為低電平，顯示器處于熄滅狀態(tài)。為滅零輸出。滅零輸入：可以按數(shù)據(jù)顯示需要，將顯示器所顯示的0予以熄滅，而在顯示1－9時不受影響。它在實際應用中是用來熄滅多位數(shù)字前后不必要的零位，使顯示的結果更醒目。將滅零輸入端與滅零輸出端配合使用，很容易實現(xiàn)多位數(shù)碼顯示系統(tǒng)的滅零控制。在數(shù)字系統(tǒng)中，經(jīng)常需要將被測量或數(shù)值運算結果用十進制數(shù)碼顯示出來。由于顯示器件和顯示方式不同，在各類顯示器件中，目前使用最為廣泛的是由發(fā)光二極管構成的七段顯示數(shù)碼管。將七個發(fā)光二極管按一定的方式連接在一起，就構成七段顯示數(shù)碼管。它有共陽極和共陰極兩種連接方式，如圖5-4所示。(a)七段顯示器(b)共陰極連接(c)共陽極連接圖5-4七段顯示數(shù)碼管結構本實驗采用的型號為BS201共陰極式顯示器，它與74LS48譯碼器配套使用。實驗預習要求復習有關編碼器和譯碼器的原理。了解所用集成電路的功能和外部引線排列。根據(jù)實驗任務，畫出所需的實驗電路圖及記錄表格實驗內(nèi)容及步驟驗證編碼器74LS148、3線－8線譯碼器74LS138、七段顯示譯碼器74LS48的邏輯功能，記錄實驗數(shù)據(jù)。用3線－8線譯碼器74LS138和門電路設計如下多輸出邏輯函數(shù)。將74LS138構成時序脈沖分配器。用示波器觀測和記錄在地址端分別取“000～111”8種不同的狀態(tài)時，～中與之對應的輸出端的輸出波形。設計并實現(xiàn)一個編碼、譯碼顯示電路。注：（1）該實驗中所用的集成芯片種類較多，在插入或拔取集成芯片時，須切斷電源，不能帶電操作。（2）使用共陰極數(shù)碼管時，譯碼器的輸出端應為高電平有效；使用共陽極數(shù)碼管時，譯碼器的輸出端應為低電平有效。實驗設備和器材名稱數(shù)量型號雙蹤示波器 1臺 學校自備函數(shù)信號發(fā)生器 1臺 學校自備直流電源 1臺 5V適配器 1只 SD128B14芯IC插座 3只 SD14316芯IC插座 2只 SD1444位輸入器 2只 SD1014位輸出器 2只 SD102B七段顯示器 1只 SD141集成芯片 若干 74LS0074LS0874LS1074LS4874LS13874LS148連接導線 若干 P2實驗用6孔插件方板 297mm×300mm實驗思考題用74LS138組成一個4線－16線譯碼器。在實驗內(nèi)容(3)中，若要求分配器各輸出端的信號與時鐘脈沖同相，電路應如何實現(xiàn)。畫出該分配器的實驗電路。如果顯示譯碼器為OC（集電極開路）輸出，它應如何與七段顯示器相連？實驗報告要求根據(jù)各項實驗任務要求寫出設計步驟。畫出實驗電路圖，用坐標紙畫出觀察到的波形，并對應地標上地址碼。整理實驗數(shù)據(jù)，回答思考題所提出的問題。06數(shù)據(jù)選擇器應用實驗實驗目的掌握數(shù)據(jù)選擇器的邏輯功能和使用方法。學習用數(shù)據(jù)選擇器進行組合邏輯電路設計的方法。實驗原理中規(guī)模集成器件（MSI）的大量出現(xiàn)使得許多邏輯電路可以直接選用相應功能的集成器件實現(xiàn)。這樣即省去繁瑣的邏輯化簡和綜合步驟、減少人為因素造成的設計錯誤，又能使電路系統(tǒng)結構簡單，體積小，連線少，功能強，同時穩(wěn)定性和可靠性也大大提高。當采用SSI實現(xiàn)組合邏輯電路時，邏輯設計和元件選擇是相互獨立的。設計過程是按一定的方法和步驟，在對功能要求進行邏輯抽象的基礎上，通過函數(shù)化簡，得到一種實現(xiàn)給定功能的最經(jīng)濟的設計方案。而在MSI進行組合邏輯設計時，必須了解所選用集成器件的邏輯功能、外部引腳電氣性能以及使用方法，充分發(fā)揮器件本身的控制功能。做到使用最少的集成器件，獲得最佳的、符合技術指標的設計方案。數(shù)據(jù)選擇器是數(shù)字系統(tǒng)中常用的中規(guī)模集成電路。它的主要功能是根據(jù)地址碼的控制，從多路輸入數(shù)據(jù)中選擇一路作為輸出。本實驗采用中規(guī)模集成器件74LS153雙4選1數(shù)據(jù)選擇器進行組合邏輯電路設計，圖6-1為74153的引腳排列圖。圖6-1雙4選1數(shù)據(jù)選擇器74LS153的引腳排列圖74153內(nèi)部有兩個地址碼共用的4選1數(shù)據(jù)選擇器。通過輸入不同的地址碼A1，A0，可以控制輸出Y選擇4個輸入數(shù)據(jù)D0～D3中的一個。6-1為74153邏輯功能表。表6-1雙4選1數(shù)據(jù)選擇器74153邏輯功能表A0A11Y2Y1ФФ000001D102D200011D112D210101D122D220111D132D23根據(jù)表6-1可以寫出函數(shù)輸出表達式：12其中D0～D3為4路數(shù)據(jù)輸入端。A1A0為輸入地址代碼，可組成四種狀態(tài)：“00”，“01”，“10”，“11”，依次對應選擇D0，D1，D2，和D3。為選通輸入端或稱使能端，它的作用是控制數(shù)據(jù)選擇器處于“工作”或“禁止”的狀態(tài)，低電平有效。Y為選擇輸出端。數(shù)據(jù)選擇器的應用非常廣泛：利用選通輸入端進行選擇對象數(shù)量的擴展；實現(xiàn)邏輯函數(shù)；變并行碼為串行碼電路(并入串出)等。（1）選擇對象擴展4選1數(shù)據(jù)選擇器74LS153只有兩個地址輸入端A1和A0，用作為第三位地址碼的輸入端來構成8選1數(shù)據(jù)選擇器。具體地說是將8選1數(shù)據(jù)選擇器的地址碼A1和A0分別接到4選1數(shù)據(jù)選擇器74LS153的A1和A0端，令=，=，同時用或門把Y1和Y2的輸出信號合并，便得到8選1數(shù)據(jù)選擇器。具體電路見圖6-3所示,其中A，B，C為8選1數(shù)據(jù)選擇器的輸入地址代碼A2，A1和A0。全加器是常用的算術運算電路。Ai，Bi為兩個輸入的一位二進制數(shù)，Ci-1為低位二進制數(shù)相加的進位輸出到本位的輸入，Si為本位二進制數(shù)Ai、Bi和低位進位輸入Ci-1相加之和，Ci為Ai，Bi和Ci-1相加后向高位的進位輸出。圖6-2所示,用兩個4選1數(shù)據(jù)選擇器實現(xiàn)一位全加器的電路。圖6-2用兩個4選1數(shù)據(jù)選擇器實現(xiàn)一位全加器（2）變并行碼為串行碼電路將并行碼送至數(shù)據(jù)選擇器的信號輸入端，使數(shù)據(jù)選擇器的控制信號按一定的編碼順序依次變化，即可獲得串行碼輸出。實驗參考電路4選1數(shù)據(jù)選擇器擴展成8選1數(shù)據(jù)選擇器的電路圖6-3兩個4選1數(shù)據(jù)選擇器擴展成8選1數(shù)據(jù)選擇器的電原理圖實驗預習要求復習中規(guī)模集成電路數(shù)據(jù)選擇器的工作原理，邏輯功能及使用方法。掌握數(shù)據(jù)器的擴展方法及用數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)的方法。根據(jù)設計任務的要求，畫出邏輯電路圖設計相應的實驗步驟。實驗內(nèi)容及步驟按圖6-3所示電路原理圖和圖6-1所示集成芯片引腳排列圖完成下列設計實驗。（1）測試4選1數(shù)據(jù)選擇器74LS153的邏輯功能。（2）使用數(shù)據(jù)選擇器74LS153完成一位全加器或全減器。畫出設計邏輯電路圖，檢測并記錄電路功能。（3）用4選1數(shù)據(jù)選擇器74LS153加必要的門電路實現(xiàn)下列邏輯函數(shù)，采用實驗方法驗證。（可以采用功能擴展法或降維圖法進行設計）F（A，B，C，D）=∑m(1，2，3，10，11，12，13)（4）用數(shù)據(jù)選擇器74LS153產(chǎn)生“10110110”脈沖序列，連接電路并進行功能驗證。注：使用MSI器件時，器件的各控制輸入端必須按邏輯要求接入電路，不能懸空處理。實驗設備和器材名稱數(shù)量型號雙蹤示波器 1臺 學校自備直流電源 1臺 5V適配器 1只 SD128B14芯IC插座 1只 SD14316芯IC插座 1只 SD1444位輸入器 1只 SD1014位輸出器 1只 SD102B集成芯片 若干 74LS0074LS0474LS153連接導線 若干 P2實驗用6孔插件方板 297mm×300mm實驗思考題如何靈活連接數(shù)據(jù)選擇器的選通端和選擇控制端，將4選1數(shù)據(jù)選擇器擴展為8選1數(shù)據(jù)選擇器或16選1數(shù)據(jù)選擇器。數(shù)據(jù)選擇器還可用作產(chǎn)生一個固定的脈沖序列，請設計一個能產(chǎn)生如圖6-4所示的脈沖序列。圖6-4脈沖序列波形圖實驗報告要求每個實驗任務都要寫出設計過程，畫出邏輯電路圖。寫出實驗步驟和測試方法。附有實驗記錄，并對結果進行分析討論。07數(shù)據(jù)選擇器和數(shù)據(jù)分配器應用實驗實驗目的了解變量譯碼器和數(shù)據(jù)選擇器的邏輯功能和具體應用。熟悉中規(guī)模組合邏輯器件功能的測試和設計方法。實驗原理（1）變量譯碼器變量譯碼器有n個輸入，2n個輸出，每個輸出唯一地對應一組輸入構成的二進制碼，當且僅當輸入組合為該碼時，輸出呈有效電平。中規(guī)模TTL集成譯碼器有74LS139（雙2輸入、4輸出）、74LS138（3輸入、8輸出）和74LS154（4輸入、16輸出），輸出均為低電平有效，并具有低電平有效的使能控制端。變量譯碼器除在數(shù)字系統(tǒng)中起二進制譯碼作用外，還可實現(xiàn)組合邏輯函數(shù)、數(shù)據(jù)分配等功能。74LS139引腳圖如圖7-1(a)，片上有兩個獨立的2線-4線譯碼器，各輸出邏輯表達式為：、、、顯然，當使能為有效電平“0”時，如果譯碼器A1，A0輸入的是邏輯函數(shù)的輸入變量A，B，則代表了A，B構成的最小項mi的反函數(shù)（最大項）。所以，2線-4線通用譯碼器可附加與非門（與門）實現(xiàn)用標準與-或（標準或-與）表達式表示的二變量組合邏輯函數(shù)。同理，n線-2n線通用譯碼器可實現(xiàn)n變量的組合邏輯函數(shù)。如果把譯碼器的使能端作為數(shù)據(jù)輸入端，則可實現(xiàn)數(shù)據(jù)分配功能。被分配的串行數(shù)字信號Di從輸入，當A1，A0為不同的二進制碼時，Di信號被分配到譯碼器對應的輸出端i。比如A1A0為“11”時，Di信號被分配到3，此時0～2輸出均為高電平。（b）（c）圖7-1器件引腳排列（2）數(shù)據(jù)選擇器數(shù)據(jù)選擇器有n位控制信號，2n個數(shù)據(jù)輸入。每組控制碼能夠選擇唯一的一個數(shù)據(jù)輸出，類似由控制碼切換的多選一開關。中規(guī)模TTL集成數(shù)據(jù)選擇器有74LS153（雙4選1）和74LS151（8選1），都具有低電平有效的使能控制端。數(shù)據(jù)選擇器的主要功能是實現(xiàn)多路信號的選擇，當控制端輸入函數(shù)的邏輯變量、數(shù)據(jù)端輸入函數(shù)值時，可以實現(xiàn)組合邏輯函數(shù)。74LS153的引腳功能如圖7-1（b）所示，片上有兩個4選1數(shù)據(jù)選擇器，控制端A1，A0共用。輸出邏輯表達式為：Y=（10D0+1A0D1+A10D2+A1A0D3）圖7-2為一個報警控制電路，其中數(shù)據(jù)選擇器選擇兩個不同頻率的信號控制音頻蜂鳴器。音頻蜂鳴器的有效信號頻率在20Hz~2kHz音頻范圍內(nèi)，頻率不同音調不同。聲音的強弱與音頻蜂鳴器的驅動電流成正比。由于TTL電路的驅動能力有限，為提高音量，采用NPN三極管9013進行電流放大。三極管工作在開關狀態(tài)，當數(shù)據(jù)選擇器輸出E為“0”時，三極管截止，蜂鳴器沒有電流通過；當E為“1”時，三極管飽和，Uce約為0.2V，蜂鳴器得電。當E的信號切換頻率在音頻范圍內(nèi)時，蜂鳴器鳴響。9013的引腳如圖7-1（c）所示。實驗參考電路聲光報警電路如圖7-2所示。函數(shù)發(fā)生器如圖7-3所示。圖7-2聲光報警圖7-3用數(shù)據(jù)選擇器實現(xiàn)的函數(shù)發(fā)生器實驗預習要求復習譯碼器、數(shù)據(jù)選擇器及數(shù)據(jù)分配器的工作原理。分析圖7-2電路的報警控制信號W的有效電平是高還是低？報警時蜂鳴器的控制信號E是什么波形？蜂鳴器的鳴叫聲音可能是怎樣的？根據(jù)圖7-3列出電路輸出CY和SUM的布爾表達式及真值表。如果輸入A，B，C是三個一位的二進制數(shù)，分析電路的邏輯功能。設計一個數(shù)據(jù)選擇、分配電路，設計要求：①四個一位的輸入數(shù)據(jù)D0，D1，D2，D3，用兩個邏輯開關編碼選擇；②四個一位的輸出數(shù)據(jù)Y0，Y1，Y2，Y3，另用兩個邏輯開關編碼選擇；③功能：可將四個輸入數(shù)據(jù)中的任何一路信號Di選擇并分配給四個輸出中的任何一個Yi。選擇集成器件設計電路，畫出電原理圖，標明各集成器件的引腳編號。用74LS153設計一個一位二進制數(shù)的全減器。輸入三個一位的二進制數(shù)A，B，C，輸出邏輯變量D和V。其中D是A減B減C的差，V表示了A的值是否夠被B，C減，夠減時V=“0”，否則為“1”。列出真值表，畫出電原理圖。用74LS139和兩個四輸入與非門（或四輸入與門）實現(xiàn)全減器，畫出電原理圖。用4選1數(shù)據(jù)選擇器74LS153和兩位二進制計數(shù)器設計一個信號傳輸方式轉換電路，把四位并行碼D0～D3轉換成一列串行信號。要求轉換位序可以根據(jù)需要選擇先高位后低位或者相反。畫出設計的電路原理圖。實驗內(nèi)容及步驟（1）譯碼器功能測試。根據(jù)圖7-1中74LS139的引腳圖，任選其中一個2線-4線譯碼器測試其功能。使能端由1Hz脈沖信號控制，輸入A1，A0由邏輯開關控制，四個輸出Y0～Y3接邏輯指示燈（發(fā)光二極管）。改變輸入A1，A0的狀態(tài)，觀察Y0～Y3的輸出記錄在表7-1中（記錄輸出狀態(tài)是高電平、低電平或1Hz信號）。測試完成后保留電路。表7-12線-4線通用譯碼器功能測試A1A0Y0Y1Y2Y300100111（2）4選1數(shù)據(jù)選擇器功能測試根據(jù)圖7-1中74LS153的引腳圖，任選其中一個數(shù)據(jù)選擇器測試其功能。使能端接有效電平（GND），四個數(shù)據(jù)端D0～D3分別輸入1Hz，3Hz，10Hz和高電平（Vcc）信號。其中1Hz，10Hz信號可取自邏輯實驗箱上的脈沖信號區(qū)，3Hz信號由函數(shù)發(fā)生器TTL端輸出。用發(fā)光二極管觀察數(shù)據(jù)選擇器的輸出端Y，改變輸入A1，A0的狀態(tài)，在表7-2中記錄數(shù)據(jù)選擇情況。（記錄輸出信號頻率或電平狀態(tài)） 表7-24選1數(shù)據(jù)選擇器功能測試表輸入A1A000011011輸出Y（3）根據(jù)預習內(nèi)容4設計的電路，在實驗步驟（1），（2）的基礎上連接數(shù)據(jù)選擇、分配電路。觀察信號的選擇分配情況。（4）根據(jù)圖7-2連接聲光報警電路。1Hz和1kHz脈沖信號都由邏輯實驗箱提供，2kHz脈沖信號由函數(shù)發(fā)生器的TTL端輸出。報警信號W由邏輯開關控制，警燈L為邏輯指示燈。改變W的狀態(tài)，觀察實驗結果。當W有效時，警笛鳴響，警燈L閃爍。微調函數(shù)發(fā)生器頻率，觀察頻率變化對蜂鳴器音調的影響。（5）數(shù)據(jù)選擇器構成的函數(shù)發(fā)生器根據(jù)圖7-3連接電路。輸入A，B，C接邏輯開關，輸出用邏輯指示發(fā)光二極管檢查。改變輸入狀態(tài)記錄函數(shù)真值表，與預習時分析的結果比較。（6）根據(jù)預習（5）設計的電路連線，觀察實驗結果是否滿足設計要求。（7）根據(jù)預習（6）設計的電路連線，觀察實驗結果是否滿足設計要求。（8）根據(jù)預習（7）設計的電路連線，觀察實驗結果是否滿足設計要求。實驗設備和器材名稱數(shù)量型號雙蹤示波器 1臺 學校自備函數(shù)信號發(fā)生器 1臺 學校自備直流電源 1臺 5V適配器 1只 SD128B14芯IC插座 1只 SD14316芯IC插座 2只 SD1444位輸入器 1只 SD1014位輸出器 1只 SD102B電阻模塊 1只 SD150三極管模塊 1只 SD152石英振蕩器 1只 SD126B集成芯片 若干 74LS2074LS13974LS153連接導線 若干 P2實驗用6孔插件方板 297mm×300mm實驗思考題聲光報警電路中，是否能用報警信號控制數(shù)據(jù)選擇器的輸入端A1？為什么？如果實驗內(nèi)容（3）只用一組兩位的二進制碼同時控制數(shù)據(jù)的選擇和分配，結果會如何？實驗報告要求預習內(nèi)容要求。2.實驗內(nèi)容要求。3.回答思考題。08觸發(fā)器基本功能測試實驗實驗目的學習觸發(fā)器邏輯功能的測試方法。了解基本RS觸發(fā)器、D觸發(fā)器及JK觸發(fā)器的邏輯功能及觸發(fā)方式。進一步學習用示波器測量比較兩路相關信號波形的周期、脈寬等參數(shù)的方法。實驗原理雙穩(wěn)態(tài)觸發(fā)器具有兩個互補的輸出端Q和。觸發(fā)器正常工作時,Q與的邏輯電平總是互補,即一個為“0”時另一個一定是“1”。（當觸發(fā)器工作在非正常狀態(tài)時,Q和的輸出電平有可能相同,使用時必須注意避免出現(xiàn)這種情況）。RS觸發(fā)器具有兩個開關量特性的激勵輸入端R和S，R的有效電平使觸發(fā)器復位（Reset）,Q=“0”；S的有效電平使觸發(fā)器置位（Set），Q=“1”,所以稱為Reset_Set觸發(fā)器。圖8-1與非門組成的基本RS觸發(fā)器電路原理圖圖8-1是兩個與非門互相反饋組成的基本RS觸發(fā)器電路。當激勵S為有效電平時,輸出Q立即置位為“1”,而激勵R為有效電平時,輸出Q復位為“0”,兩者都為無效電平時,輸出保持原來的狀態(tài)不變。JK觸發(fā)器具有兩個激勵輸入端“J”,“K”,其特性方程為:。在有效時鐘脈沖觸發(fā)時,輸出可以實現(xiàn)“同步置位”,“同步復位”,“狀態(tài)不變”,“狀態(tài)變反”四種功能。741LS12是下降沿觸發(fā)有效的集成JK觸發(fā)器,片上有兩個JK觸發(fā)器,引腳標號以“1”,“2”區(qū)別，如圖8-2（a）所示。D觸發(fā)器只有一個激勵輸入端D。當觸發(fā)脈沖有效時，D觸發(fā)器的輸出與激勵輸入相同，由于在時間上滯后于輸入，所以又稱Delay觸發(fā)器。74LS74是上升沿觸發(fā)有效的雙D集成觸發(fā)器，片上有兩個D觸發(fā)器，引腳排列如圖8-2（b）所示。集成觸發(fā)器一般具有直接（direct）置位、復位控制端SD與RD，如圖8-2中741LS12和74LS74引腳圖所示。當RD或SD有效時（為低電平“0”），觸發(fā)器立即被復位或者置位。所以，RD與SD又稱異步復位、置位端。直接置位、復位功能可以用來預置觸發(fā)器的初始狀態(tài)，但在使用時必須注意兩者不允許同時有效，而且不允許與時鐘觸發(fā)控制同時有效。(b)(c)圖8-2器件引腳排列圖T觸發(fā)器也只有一個激勵控制端“T”，其特性方程為：。當觸發(fā)條件滿足時，若激勵T=“0”，觸發(fā)器的狀態(tài)不變，當T=“1”,觸發(fā)器的狀態(tài)變反。觸發(fā)器沒有激勵輸入，只受觸發(fā)時鐘脈沖控制,其特性方程為：。只要觸發(fā)條件滿足，觸發(fā)器狀態(tài)的輸出狀態(tài)隨觸發(fā)脈沖CK輸入連續(xù)翻轉。如果觸發(fā)器的初始狀態(tài)為“0”,奇數(shù)個觸發(fā)脈沖輸入后其狀態(tài)為“1”,偶數(shù)個觸發(fā)脈沖輸入后狀態(tài)為“0”,類似以一位二進制數(shù)累計觸發(fā)脈沖輸入的個數(shù)（進位溢出不計）。圖8-32位二進制減計數(shù)器原理圖T觸發(fā)器和觸發(fā)器一般沒有專門的產(chǎn)品，可以用RS觸發(fā)器，JK觸發(fā)器或D觸發(fā)器構成。但是要注意所選觸發(fā)器的時鐘控制方式與所設計計數(shù)器的計數(shù)方式的匹配。圖8-3(a)中兩個JK觸發(fā)器構成了下降沿有效的觸發(fā)器（J=K=“1”）,狀態(tài)方程為，具有的計數(shù)特性。FF0的觸發(fā)脈沖為CP，Q0在每個CP脈沖的下降沿時刻狀態(tài)變反；FF1的時鐘是FF0的輸出，所以FF1在Q0上升沿（的下降沿）時刻狀態(tài)變反。Q0與Q1的輸出波形如圖8-3(b)所示。由信號波形可見,在每個時鐘脈沖下降沿后，Q1與Q0的狀態(tài)碼按“00”→“11”→“10”→“01”→“00”的規(guī)律循環(huán)變化，循環(huán)周期為四個時鐘脈沖周期。狀態(tài)變化是以兩位二進制碼遞減方式累計輸入時鐘脈沖的個數(shù)，電路功能為兩位異步二進制計數(shù)器。同時可以發(fā)現(xiàn)，Q0的信號周期是時鐘周期的一倍，Q1的信號周期是時鐘周期的兩倍，。所以，該電路又具有分頻的功能。一般，用n個觸發(fā)器可以構成n位異步二進制計數(shù)器。除最低位觸發(fā)器直接由時鐘CP控制外，其他各觸發(fā)器的時鐘都由相鄰低位的狀態(tài)輸出控制?？筛鶕?jù)觸發(fā)器的觸發(fā)方式和所需的計數(shù)方式，按表8-1選擇時鐘連接關系。表8-1計數(shù)器的計數(shù)方式上升沿觸發(fā)的觸發(fā)器下降沿觸發(fā)的觸發(fā)器加減實驗參考電路與非門組成的基本RS觸發(fā)器如圖8-1（a）所示。集成觸發(fā)器電路如圖8-4所示。圖8-4集成觸發(fā)器實驗電路信號傳輸電路如圖8-5所示。圖8-5信號傳輸電路2位二進制減計數(shù)器如圖8-3(a)所示。實驗參考電路復習基本RS觸發(fā)器、JK觸發(fā)器及D觸發(fā)器的工作原理及特點。分析圖8-1（a）基本RS觸發(fā)器的輸入是高電平有效還是低電平有效？列出圖8-4中各觸發(fā)器的狀態(tài)方程，考慮D觸發(fā)器和JK觸發(fā)器各轉換成了什么觸發(fā)器？是T觸發(fā)器還是觸發(fā)器？分析CP，Q1，Q2的波形。分析圖8-5電路中，A，B，C三信號的邏輯關系。若圖8-3中觸發(fā)器FF1的時鐘由FF0的輸出Q0直接控制，分析狀態(tài)碼Q1，Q0如何變化？具有怎樣的計數(shù)特性？用74LS74集成雙D觸發(fā)器設計一個2位二進制異步減計數(shù)器，實現(xiàn)圖8-3電路的功能。畫出電路原理圖。實驗內(nèi)容及步驟基本RS觸發(fā)器功能測試用與非門74LS00組成圖8-1所示的基本RS觸發(fā)器。按表8-2測試其邏輯功能。完成后保留電路。最后兩項反復操作幾遍，看R與S同時從“0”變?yōu)椤?“后，Q0的狀態(tài)是否一致。集成JK觸發(fā)器功能測試（1）觀察集成觸發(fā)器的置位、復位功能。根據(jù)圖8-2中JK觸發(fā)器74LS112的引腳圖，選擇一個觸發(fā)器。直接置位SD、復位輸入RD接邏輯開關。按表8-3控制RD和SD，記錄觸發(fā)器的輸出狀態(tài)。最后兩項反復操作幾遍，看RD和SD同時從“0”變?yōu)椤?”后,輸出Q是否為同一狀態(tài)。表8-2表8-3（2）觸發(fā)器的激勵輸入J和K也接邏輯開關，時鐘輸入CP由實驗步驟1中基本RS觸發(fā)器的輸出Q0控制。先直接復位J-K觸發(fā)器，然后RD與SD都置“1”。按表8-4控制其J，K和CP信號，記錄JK觸發(fā)器的輸出狀態(tài)。其中CP的上升沿↑是指Q0原來的狀態(tài)為“0”,控制基本RS觸發(fā)器置位端S使Q0變“1”。同理，CP信號的下降沿↓是指Q0從“1”變?yōu)椤?”。用邏輯指示燈觀察CP信號變化以便記錄。表8-4J1100001111K0000111111CP↑↓↑↓↑↓↑↓↑↓Q（3）J，K端置“1”,RD或SD端置“0”,觀察CP能否影響觸發(fā)器的輸出狀態(tài)。（4）J，K，RD，SD都置“1”,觸發(fā)器的CP直接由邏輯開關控制，觀察開關從“1”變?yōu)椤?”時觸發(fā)器的狀態(tài)能否正常翻轉。集成觸發(fā)器應用按圖8-4電路和圖8-2的器件引腳排列圖接線。電路的時鐘C輸入1kHz脈沖波，用示波器同步觀察CP，Q1，Q2的波形，注意時鐘信號和各波形的時序對應關系。記錄波形時先觀察CP與Q1，然后對照Q1記錄Q2。實驗完畢保留電路。信號傳輸中的競爭冒險現(xiàn)象觀察（1）按圖8-5連接與非門電路。用示波器同步觀察并記錄A，B，C三點波形。（2）把C點輸出的波形作為圖8-4電路的時鐘輸入信號，觀察能否觸發(fā)電路。按預習要求5改接圖8-3電路，CP輸入10kHz時鐘脈沖。觀察并記錄輸出波形,測試各信號周期。實驗完畢保留電路。連接預習要求6設計的電路，并將實驗內(nèi)容5電路中FF1的輸出Q1作為本電路的輸入時鐘CP。記錄各輸出信號波形并測試信號周期。實驗設備和器材名稱數(shù)量型號雙蹤示波器 1臺 學校自備函數(shù)信號發(fā)生器 1臺 學校自備直流電源 1臺 5V適配器 1只 SD128B14芯IC插座 2只 SD14316芯IC插座 1只 SD1444位輸入器 2只 SD1014位輸出器 1只 SD102B集成芯片 若干 74LS0074LS11274LS74連接導線 若干 P2實驗用6孔插件方板 297mm×300mm實驗思考題根據(jù)實驗步驟2中（3）、（4）的結果，說明觸發(fā)器受時鐘控制時直接置位、復位端應該是什么狀態(tài)？實驗步驟2（4）說明如果用邏輯開關產(chǎn)生CP的上升沿或下降沿，可能會出現(xiàn)什么問題？圖1-5電路中，邏輯上A與B反相，始終為邏輯“1”,為什么實驗步驟4（2）中觸發(fā)器會得到觸發(fā)脈沖翻轉？根據(jù)實驗內(nèi)容6的結果，4位二進制計數(shù)器的狀態(tài)以多少個時鐘周期循環(huán)？對時鐘脈沖的分頻率是多少？以此類推，8位二進制計數(shù)器的分頻率為多少？實驗報告要求完成預習要求。2.完成實驗內(nèi)容中的記錄要求，描繪實驗波形圖。3.分析實驗內(nèi)容5，6各輸出信號對時鐘的分頻率。4.回答思考題。09同步時序電路邏輯設計實驗實驗目的掌握Mealy型時序電路的設計方法。驗證所設計電路的邏輯功能。體會狀態(tài)分配對電路復雜性的影響。實驗原理同步時序電路有Mealy型和Moore型兩類：Mealy型同步時序電路的輸出是時序邏輯電路狀態(tài)及控制輸入的函數(shù)；Moore型同步時序電路的輸出只是時序電路狀態(tài)的函數(shù)。但這兩種電路的設計過程是基本相同的，設計步驟如下：分析設計任務，設置狀態(tài)，畫出狀態(tài)轉換表。這是設計過程中最重要的一步，只有對所設計的任務有全面深刻的理解，并且掌握一定設計經(jīng)驗和技巧，才能作出一個既完整又簡單的狀態(tài)轉換圖或狀態(tài)轉換表。狀態(tài)化簡。狀態(tài)的多少直接影響到電路的復雜程度，因此，設計時必須把原始狀態(tài)化簡為“最簡狀態(tài)”。同時根據(jù)化簡后的狀態(tài)數(shù)來確定“記憶電路”的單元數(shù)。如果化簡后的狀態(tài)數(shù)是“m”，則記憶單元數(shù)為,取整數(shù)。狀態(tài)分配。這是利用二進制碼對狀態(tài)進行編碼的過程，其目的在于簡化時序邏輯電路中的組合網(wǎng)絡。狀態(tài)分配是一個非常困難的問題，只能在設計時進行比較才能判別狀態(tài)分配是否合理。觸發(fā)器選型。通?？赏ㄟ^實際所能提供的觸發(fā)器類型進行設計。選定觸發(fā)器后，則根據(jù)狀態(tài)轉換真值表和觸發(fā)器激勵表作出觸發(fā)器控制輸入函數(shù)的卡諾圖，然后對卡諾圖化簡，求出各觸發(fā)器的激勵函數(shù)和輸出函數(shù)。檢查自啟動能力，作出電路圖。若電路所選用的觸發(fā)器個數(shù)與電路的有效狀態(tài)數(shù)n滿足，則有個無效狀態(tài)存在。在設計時，沒有考慮無效狀態(tài)的控制和輸出。而電路在上電時的狀態(tài)是隨機的，可能處于無效狀態(tài)。所以設計完成后，必須分析電路處于無效狀態(tài)時的工作情況。若隨著時鐘脈沖的輸入，電路能自動轉換到有效狀態(tài)并實現(xiàn)正確的邏輯控制輸出，則電路具有自啟動能力。否則，必須修改電路使之能夠自啟動。下面通過一個例題說明其設計過程。例設計“111”序列檢測器解（1）分析題義，設置狀態(tài)，畫出