FPGA開發(fā)流程簡介課件

2022/12/131基于FPGAIP核的濾波器設(shè)計(jì)2022/12/121基于FPGAIP核的濾波器設(shè)計(jì)2022/12/132背景1設(shè)計(jì)指標(biāo)2軟件設(shè)計(jì)3硬件實(shí)現(xiàn)4參考文獻(xiàn)5主要內(nèi)容2022/12/122背景1設(shè)計(jì)指標(biāo)2軟件設(shè)計(jì)3硬件實(shí)現(xiàn)4參22022/12/133一.背景引信發(fā)展趨勢2022/12/123一.背景引信發(fā)展趨勢32022/12/134一.背景調(diào)頻諧波定距引信原理方框圖2022/12/124一.背景調(diào)頻諧波定距引信原理方框圖42022/12/135二.設(shè)計(jì)指標(biāo)帶通濾波器指標(biāo)如下：

采樣率為5MHz，

阻帶下截止頻率為500KHz

通帶下截止頻率為595KHz

通帶上截止頻率為605KHz

阻帶上截止頻率為700KHz

通帶衰減為0.1dB

阻帶衰減為60dB2022/12/125二.設(shè)計(jì)指標(biāo)帶通濾波器指標(biāo)如下：52022/12/136三.軟件設(shè)計(jì)軟件簡介IP核介紹開發(fā)流程設(shè)計(jì)步驟2022/12/126三.軟件設(shè)計(jì)軟件簡介62022/12/137三.軟件設(shè)計(jì)1.軟件簡介Xilinx(賽靈思)是全球領(lǐng)先的可編程邏輯完整解決方案的供應(yīng)商，研發(fā)、制造并銷售應(yīng)用范圍廣泛的高級(jí)集成電路、軟件設(shè)計(jì)工具以及定義系統(tǒng)級(jí)功能的IP核。目前Xilinx滿足了全世界對(duì)FPGA產(chǎn)品一半以上的需求。ISE的全稱為IntegratedSoftwareEnvironment，即“集成軟件環(huán)境”，是Xilinx公司的硬件設(shè)計(jì)工具。該平臺(tái)集成了從輸入、仿真、邏輯綜合、布局布線與實(shí)現(xiàn)、時(shí)序分析、芯片下載與配置、功率分析等幾乎所有設(shè)計(jì)流程所需工具。目前官方提供下載的最新版本是14.4本設(shè)計(jì)使用的是10.12022/12/127三.軟件設(shè)計(jì)1.軟件簡介72022/12/138三.軟件設(shè)計(jì)1.軟件簡介標(biāo)題欄菜單欄工具欄工程管理區(qū)源文件編輯區(qū)過程管理區(qū)輸出信息顯示區(qū)狀態(tài)顯示欄2022/12/128三.軟件設(shè)計(jì)1.軟件簡介標(biāo)題欄工程82022/12/139三.軟件設(shè)計(jì)工程管理區(qū)：提供工程及相關(guān)文件的顯示與管理功能，主要包括源代碼頁面（Sources）、文件頁面（Files）、快照視圖（Snapshots）和庫視圖（Libraries）。其中，源代碼視圖比較常用，顯示源代碼層次；文件頁面列出工程包含的所有文件；快照是當(dāng)前工程的備份，設(shè)計(jì)人員可以隨時(shí)備份，也可以將當(dāng)前工程隨時(shí)恢復(fù)到某個(gè)備份狀態(tài)；庫視圖則顯示了工程中用戶產(chǎn)生的庫內(nèi)容。2022/12/129三.軟件設(shè)計(jì)工程管理區(qū)：提供工程及相關(guān)92022/12/1310三.軟件設(shè)計(jì)過程管理區(qū)：本窗口顯示的內(nèi)容取決于工程管理區(qū)中所選定的文件。相關(guān)操作和FPGA設(shè)計(jì)流程緊密相關(guān)，包括設(shè)計(jì)輸入、綜合、仿真、實(shí)現(xiàn)和生成配置文件等。對(duì)某個(gè)文件進(jìn)行了相應(yīng)的處理后，在處理步驟的前面會(huì)出現(xiàn)一個(gè)圖標(biāo)來表示該步驟的狀態(tài)。2022/12/1210三.軟件設(shè)計(jì)過程管理區(qū)：本窗口顯示的102022/12/1311三.軟件設(shè)計(jì)2.IP核介紹IP（IntellectualProperty）核是具有知識(shí)產(chǎn)權(quán)的集成電路芯核的總稱，是經(jīng)過反復(fù)驗(yàn)證的、具有特定功能的宏模塊，與芯片的制造工藝無關(guān)，可以移植到不同的半導(dǎo)體工藝中。從提供方式上，通常分為軟核、硬核、固核。軟核：FPGA設(shè)計(jì)中指的是對(duì)電路的硬件描述，包括邏輯描述、網(wǎng)表和幫助文檔。固核：FPGA設(shè)計(jì)中指的是帶有布局規(guī)劃的軟核，通常以RTL代碼和對(duì)應(yīng)具體工藝網(wǎng)表的混合形式提供。硬核：FPGA設(shè)計(jì)中指的是布局工藝固定、經(jīng)過前端和后端驗(yàn)證的設(shè)計(jì)，設(shè)計(jì)人員不能對(duì)其修改。2022/12/1211三.軟件設(shè)計(jì)2.IP核介紹IP（In112022/12/1312三.軟件設(shè)計(jì)2.IP核介紹IPCore生成器：Xilinx：CoreGeneratorAltera：MegaWizardIPCore生成器CoreGenerator提供了大量成熟的、高效的IP核，涵蓋工業(yè)自動(dòng)化、基本單元、通信和網(wǎng)絡(luò)、數(shù)字信號(hào)處理、FPGA特點(diǎn)與設(shè)計(jì)、數(shù)學(xué)函數(shù)、記憶與存儲(chǔ)單元、標(biāo)準(zhǔn)接口等類別。生成最重要的配置文件后綴.xco.2022/12/1212三.軟件設(shè)計(jì)2.IP核介紹IPCo122022/12/1313三.軟件設(shè)計(jì)3.開發(fā)流程FPGA開發(fā)一般流程2022/12/1213三.軟件設(shè)計(jì)3.開發(fā)流程FPGA開發(fā)132022/12/1314三.軟件設(shè)計(jì)3.開發(fā)流程綜合：將設(shè)計(jì)輸入編譯成與、或、非門、RAM、觸發(fā)器等基本邏輯單元組成的邏輯連接網(wǎng)表，而非真實(shí)的門級(jí)電路。同時(shí)生成標(biāo)準(zhǔn)延時(shí)文件；實(shí)現(xiàn)：將綜合生成的邏輯網(wǎng)表配置到具體FPGA芯片上，布局布線是其中最重要的過程。布局將邏輯網(wǎng)表中的硬件原語和底層單元合理的配置到芯片內(nèi)部的固有硬件結(jié)構(gòu)上，需在速度最優(yōu)與面積最優(yōu)之間選擇；布線根據(jù)布局的拓?fù)浣Y(jié)構(gòu)，利用芯片內(nèi)部的各種連線資源，合理、正確地連接各個(gè)元件。2022/12/1214三.軟件設(shè)計(jì)3.開發(fā)流程綜合：將設(shè)計(jì)142022/12/1315三.軟件設(shè)計(jì)4.設(shè)計(jì)步驟電路功能設(shè)計(jì)xilinx產(chǎn)品：Spartan類、Virtex類

型號(hào)系統(tǒng)門數(shù)Slice數(shù)目分布式RAM塊RAM專用乘法器DCM數(shù)目最大可用I/O最大差分I/O對(duì)XC3S15001500K14976208Kb576Kb3244872212022/12/1215三.軟件設(shè)計(jì)4.設(shè)計(jì)步驟電路功能設(shè)計(jì)152022/12/1316三.軟件設(shè)計(jì)4.設(shè)計(jì)步驟電路功能設(shè)計(jì)

2022/12/1216三.軟件設(shè)計(jì)4.設(shè)計(jì)步驟電路功能設(shè)計(jì)162022/12/1317三.軟件設(shè)計(jì)4.設(shè)計(jì)步驟B.設(shè)計(jì)輸入：File-NewProject2022/12/1217三.軟件設(shè)計(jì)4.設(shè)計(jì)步驟B.設(shè)計(jì)輸172022/12/1318三.軟件設(shè)計(jì)4.設(shè)計(jì)步驟B.設(shè)計(jì)輸入：在工程管理區(qū)右擊芯片-NewSource2022/12/1218三.軟件設(shè)計(jì)4.設(shè)計(jì)步驟B.設(shè)計(jì)輸182022/12/1319三.軟件設(shè)計(jì)4.設(shè)計(jì)步驟B.設(shè)計(jì)輸入，點(diǎn)擊Next2022/12/1219三.軟件設(shè)計(jì)4.設(shè)計(jì)步驟B.設(shè)計(jì)輸192022/12/1320三.軟件設(shè)計(jì)4.設(shè)計(jì)步驟B.設(shè)計(jì)輸入，點(diǎn)擊Next，直至finish2022/12/1220三.軟件設(shè)計(jì)4.設(shè)計(jì)步驟B.設(shè)計(jì)輸202022/12/1321三.軟件設(shè)計(jì)B.設(shè)計(jì)輸入，生成濾波器系數(shù)文件。Matlabfdatool，16位4.設(shè)計(jì)步驟2022/12/1221三.軟件設(shè)計(jì)B.設(shè)計(jì)輸入，生成濾波212022/12/1322三.軟件設(shè)計(jì)4.設(shè)計(jì)步驟B.設(shè)計(jì)輸入，F(xiàn)IRIP核設(shè)置2022/12/1222三.軟件設(shè)計(jì)4.設(shè)計(jì)步驟B.設(shè)計(jì)輸222022/12/1323三.軟件設(shè)計(jì)4.設(shè)計(jì)步驟B.設(shè)計(jì)輸入，F(xiàn)IRIP核設(shè)置2022/12/1223三.軟件設(shè)計(jì)4.設(shè)計(jì)步驟B.設(shè)計(jì)輸232022/12/13244.設(shè)計(jì)步驟B.設(shè)計(jì)輸入，F(xiàn)IRIP核設(shè)置三.軟件設(shè)計(jì)2022/12/12244.設(shè)計(jì)步驟B.設(shè)計(jì)輸入，F(xiàn)IR242022/12/13254.設(shè)計(jì)步驟B.設(shè)計(jì)輸入，F(xiàn)IRIP核設(shè)置完成三.軟件設(shè)計(jì)2022/12/12254.設(shè)計(jì)步驟B.設(shè)計(jì)輸入，F(xiàn)IR252022/12/13264.設(shè)計(jì)步驟C.設(shè)計(jì)測試激勵(lì)，使用DDSIP核

三.軟件設(shè)計(jì)2022/12/12264.設(shè)計(jì)步驟C.設(shè)計(jì)測試激勵(lì)，使用262022/12/13274.設(shè)計(jì)步驟C.設(shè)計(jì)測試激勵(lì)源，DDSIP核設(shè)置

三.軟件設(shè)計(jì)2022/12/12274.設(shè)計(jì)步驟C.設(shè)計(jì)測試激勵(lì)源，D272022/12/13284.設(shè)計(jì)步驟C.加入測試激勵(lì)源，完成邏輯連接三.軟件設(shè)計(jì)2022/12/12284.設(shè)計(jì)步驟C.加入測試激勵(lì)源，完282022/12/13294.設(shè)計(jì)步驟C.加入測試文件三.軟件設(shè)計(jì)2022/12/12294.設(shè)計(jì)步驟C.加入測試文件三.軟292022/12/13304.設(shè)計(jì)步驟D.功能仿真三.軟件設(shè)計(jì)2022/12/12304.設(shè)計(jì)步驟D.功能仿真三.軟件設(shè)302022/12/13314.設(shè)計(jì)步驟D.功能仿真結(jié)果0.49MHz0.6MHz0.7MHz三.軟件設(shè)計(jì)2022/12/12314.設(shè)計(jì)步驟D.功能仿真結(jié)果0.4312022/12/13324.設(shè)計(jì)步驟E.添加用戶約束三.軟件設(shè)計(jì)2022/12/12324.設(shè)計(jì)步驟E.添加用戶約束三.軟322022/12/13334.設(shè)計(jì)步驟F.綜合三.軟件設(shè)計(jì)2022/12/12334.設(shè)計(jì)步驟F.綜合三.軟件設(shè)計(jì)332022/12/13344.設(shè)計(jì)步驟G.實(shí)現(xiàn)三.軟件設(shè)計(jì)2022/12/12344.設(shè)計(jì)步驟G.實(shí)現(xiàn)三.軟件設(shè)計(jì)342022/12/13354.設(shè)計(jì)步驟H.生成配置文件三.軟件設(shè)計(jì)2022/12/12354.設(shè)計(jì)步驟H.生成配置文件三.軟352022/12/13364.設(shè)計(jì)步驟I.下載三.軟件設(shè)計(jì)2022/12/12364.設(shè)計(jì)步驟I.下載三.軟件設(shè)計(jì)362022/12/13374.設(shè)計(jì)步驟I.下載JTAG模式三.軟件設(shè)計(jì)2022/12/12374.設(shè)計(jì)步驟I.下載JTAG模式372022/12/1338I.下載JTAG模式4.設(shè)計(jì)步驟三.軟件設(shè)計(jì)2022/12/1238I.下載JTAG模式4.設(shè)計(jì)步驟382022/12/1339三.軟件設(shè)計(jì)4.設(shè)計(jì)步驟I.下載JTAG模式2022/12/1239三.軟件設(shè)計(jì)4.設(shè)計(jì)步驟I.下載392022/12/13404.設(shè)計(jì)步驟I.下載PROM模式三.軟件設(shè)計(jì)2022/12/12404.設(shè)計(jì)步驟I.下載PROM模402022/12/1341三.軟件設(shè)計(jì)4.設(shè)計(jì)步驟I.下載PROM模式2022/12/1241三.軟件設(shè)計(jì)4.設(shè)計(jì)步驟I.下載412022/12/1342三.軟件設(shè)計(jì)4.設(shè)計(jì)步驟I.下載PROM模式2022/12/1242三.軟件設(shè)計(jì)4.設(shè)計(jì)步驟I.下載422022/12/1343三.軟件設(shè)計(jì)J.板級(jí)驗(yàn)證4.設(shè)計(jì)步驟2022/12/1243三.軟件設(shè)計(jì)J.板級(jí)驗(yàn)證4.設(shè)計(jì)步432022/12/1344三.軟件設(shè)計(jì)J.系統(tǒng)級(jí)板級(jí)測試4.設(shè)計(jì)步驟輸入掃頻信號(hào)2022/12/1244三.軟件設(shè)計(jì)J.系統(tǒng)級(jí)板級(jí)測試4.442022/12/1345四.硬件實(shí)現(xiàn)FPGA最小系統(tǒng)主芯片配置芯片電源模塊下載接口功能擴(kuò)展接口根據(jù)芯片器件手冊P39根據(jù)開發(fā)板電路百度、谷歌2022/12/1245四.硬件實(shí)現(xiàn)FPGA最小系統(tǒng)主芯片452022/12/1346四.硬件實(shí)現(xiàn)FPGA最小系統(tǒng)2022/12/1246四.硬件實(shí)現(xiàn)FPGA最小系統(tǒng)462022/12/1347四.硬件實(shí)現(xiàn)FPGA最小系統(tǒng)P142022/12/1247四.硬件實(shí)現(xiàn)FPGA最小系統(tǒng)P14472022/12/1348四.硬件實(shí)現(xiàn)P452022/12/1248四.硬件實(shí)現(xiàn)P45482022/12/1349四.硬件實(shí)現(xiàn)FPGA最小系統(tǒng)2022/12/1249四.硬件實(shí)現(xiàn)FPGA最小系統(tǒng)492022/12/1350四.硬件實(shí)現(xiàn)2022/12/1250四.硬件實(shí)現(xiàn)502022/12/1351五.參考文獻(xiàn)編程語言：VerilogHDL程序設(shè)計(jì)與實(shí)踐，云創(chuàng)工作室，人民郵電出版社Verilog數(shù)字系統(tǒng)設(shè)計(jì)教程，夏宇聞，北京航空航天大學(xué)出版社開發(fā)設(shè)計(jì):

芯片數(shù)據(jù)手冊XilinxISEDesignSuite10.XFPGA開發(fā)指南，田耘，人民郵電出版社XilinxFPGA開發(fā)實(shí)用教程（一、二版），田耘，清華大學(xué)出版社XilinxISE實(shí)用詳解，王誠，人民郵電出版社2022/12/1251五.參考文獻(xiàn)編程語言：512022/12/1352ThankYouQ&A?2022/12/1252ThankYouQ&A?52演講完畢，謝謝觀看！演講完畢，謝謝觀看！532022/12/1354基于FPGAIP核的濾波器設(shè)計(jì)2022/12/121基于FPGAIP核的濾波器設(shè)計(jì)2022/12/1355背景1設(shè)計(jì)指標(biāo)2軟件設(shè)計(jì)3硬件實(shí)現(xiàn)4參考文獻(xiàn)5主要內(nèi)容2022/12/122背景1設(shè)計(jì)指標(biāo)2軟件設(shè)計(jì)3硬件實(shí)現(xiàn)4參552022/12/1356一.背景引信發(fā)展趨勢2022/12/123一.背景引信發(fā)展趨勢562022/12/1357一.背景調(diào)頻諧波定距引信原理方框圖2022/12/124一.背景調(diào)頻諧波定距引信原理方框圖572022/12/1358二.設(shè)計(jì)指標(biāo)帶通濾波器指標(biāo)如下：

采樣率為5MHz，

阻帶下截止頻率為500KHz

通帶下截止頻率為595KHz

通帶上截止頻率為605KHz

阻帶上截止頻率為700KHz

通帶衰減為0.1dB

阻帶衰減為60dB2022/12/125二.設(shè)計(jì)指標(biāo)帶通濾波器指標(biāo)如下：582022/12/1359三.軟件設(shè)計(jì)軟件簡介IP核介紹開發(fā)流程設(shè)計(jì)步驟2022/12/126三.軟件設(shè)計(jì)軟件簡介592022/12/1360三.軟件設(shè)計(jì)1.軟件簡介Xilinx(賽靈思)是全球領(lǐng)先的可編程邏輯完整解決方案的供應(yīng)商，研發(fā)、制造并銷售應(yīng)用范圍廣泛的高級(jí)集成電路、軟件設(shè)計(jì)工具以及定義系統(tǒng)級(jí)功能的IP核。目前Xilinx滿足了全世界對(duì)FPGA產(chǎn)品一半以上的需求。ISE的全稱為IntegratedSoftwareEnvironment，即“集成軟件環(huán)境”，是Xilinx公司的硬件設(shè)計(jì)工具。該平臺(tái)集成了從輸入、仿真、邏輯綜合、布局布線與實(shí)現(xiàn)、時(shí)序分析、芯片下載與配置、功率分析等幾乎所有設(shè)計(jì)流程所需工具。目前官方提供下載的最新版本是14.4本設(shè)計(jì)使用的是10.12022/12/127三.軟件設(shè)計(jì)1.軟件簡介602022/12/1361三.軟件設(shè)計(jì)1.軟件簡介標(biāo)題欄菜單欄工具欄工程管理區(qū)源文件編輯區(qū)過程管理區(qū)輸出信息顯示區(qū)狀態(tài)顯示欄2022/12/128三.軟件設(shè)計(jì)1.軟件簡介標(biāo)題欄工程612022/12/1362三.軟件設(shè)計(jì)工程管理區(qū)：提供工程及相關(guān)文件的顯示與管理功能，主要包括源代碼頁面（Sources）、文件頁面（Files）、快照視圖（Snapshots）和庫視圖（Libraries）。其中，源代碼視圖比較常用，顯示源代碼層次；文件頁面列出工程包含的所有文件；快照是當(dāng)前工程的備份，設(shè)計(jì)人員可以隨時(shí)備份，也可以將當(dāng)前工程隨時(shí)恢復(fù)到某個(gè)備份狀態(tài)；庫視圖則顯示了工程中用戶產(chǎn)生的庫內(nèi)容。2022/12/129三.軟件設(shè)計(jì)工程管理區(qū)：提供工程及相關(guān)622022/12/1363三.軟件設(shè)計(jì)過程管理區(qū)：本窗口顯示的內(nèi)容取決于工程管理區(qū)中所選定的文件。相關(guān)操作和FPGA設(shè)計(jì)流程緊密相關(guān)，包括設(shè)計(jì)輸入、綜合、仿真、實(shí)現(xiàn)和生成配置文件等。對(duì)某個(gè)文件進(jìn)行了相應(yīng)的處理后，在處理步驟的前面會(huì)出現(xiàn)一個(gè)圖標(biāo)來表示該步驟的狀態(tài)。2022/12/1210三.軟件設(shè)計(jì)過程管理區(qū)：本窗口顯示的632022/12/1364三.軟件設(shè)計(jì)2.IP核介紹IP（IntellectualProperty）核是具有知識(shí)產(chǎn)權(quán)的集成電路芯核的總稱，是經(jīng)過反復(fù)驗(yàn)證的、具有特定功能的宏模塊，與芯片的制造工藝無關(guān)，可以移植到不同的半導(dǎo)體工藝中。從提供方式上，通常分為軟核、硬核、固核。軟核：FPGA設(shè)計(jì)中指的是對(duì)電路的硬件描述，包括邏輯描述、網(wǎng)表和幫助文檔。固核：FPGA設(shè)計(jì)中指的是帶有布局規(guī)劃的軟核，通常以RTL代碼和對(duì)應(yīng)具體工藝網(wǎng)表的混合形式提供。硬核：FPGA設(shè)計(jì)中指的是布局工藝固定、經(jīng)過前端和后端驗(yàn)證的設(shè)計(jì)，設(shè)計(jì)人員不能對(duì)其修改。2022/12/1211三.軟件設(shè)計(jì)2.IP核介紹IP（In642022/12/1365三.軟件設(shè)計(jì)2.IP核介紹IPCore生成器：Xilinx：CoreGeneratorAltera：MegaWizardIPCore生成器CoreGenerator提供了大量成熟的、高效的IP核，涵蓋工業(yè)自動(dòng)化、基本單元、通信和網(wǎng)絡(luò)、數(shù)字信號(hào)處理、FPGA特點(diǎn)與設(shè)計(jì)、數(shù)學(xué)函數(shù)、記憶與存儲(chǔ)單元、標(biāo)準(zhǔn)接口等類別。生成最重要的配置文件后綴.xco.2022/12/1212三.軟件設(shè)計(jì)2.IP核介紹IPCo652022/12/1366三.軟件設(shè)計(jì)3.開發(fā)流程FPGA開發(fā)一般流程2022/12/1213三.軟件設(shè)計(jì)3.開發(fā)流程FPGA開發(fā)662022/12/1367三.軟件設(shè)計(jì)3.開發(fā)流程綜合：將設(shè)計(jì)輸入編譯成與、或、非門、RAM、觸發(fā)器等基本邏輯單元組成的邏輯連接網(wǎng)表，而非真實(shí)的門級(jí)電路。同時(shí)生成標(biāo)準(zhǔn)延時(shí)文件；實(shí)現(xiàn)：將綜合生成的邏輯網(wǎng)表配置到具體FPGA芯片上，布局布線是其中最重要的過程。布局將邏輯網(wǎng)表中的硬件原語和底層單元合理的配置到芯片內(nèi)部的固有硬件結(jié)構(gòu)上，需在速度最優(yōu)與面積最優(yōu)之間選擇；布線根據(jù)布局的拓?fù)浣Y(jié)構(gòu)，利用芯片內(nèi)部的各種連線資源，合理、正確地連接各個(gè)元件。2022/12/1214三.軟件設(shè)計(jì)3.開發(fā)流程綜合：將設(shè)計(jì)672022/12/1368三.軟件設(shè)計(jì)4.設(shè)計(jì)步驟電路功能設(shè)計(jì)xilinx產(chǎn)品：Spartan類、Virtex類

型號(hào)系統(tǒng)門數(shù)Slice數(shù)目分布式RAM塊RAM專用乘法器DCM數(shù)目最大可用I/O最大差分I/O對(duì)XC3S15001500K14976208Kb576Kb3244872212022/12/1215三.軟件設(shè)計(jì)4.設(shè)計(jì)步驟電路功能設(shè)計(jì)682022/12/1369三.軟件設(shè)計(jì)4.設(shè)計(jì)步驟電路功能設(shè)計(jì)

2022/12/1216三.軟件設(shè)計(jì)4.設(shè)計(jì)步驟電路功能設(shè)計(jì)692022/12/1370三.軟件設(shè)計(jì)4.設(shè)計(jì)步驟B.設(shè)計(jì)輸入：File-NewProject2022/12/1217三.軟件設(shè)計(jì)4.設(shè)計(jì)步驟B.設(shè)計(jì)輸702022/12/1371三.軟件設(shè)計(jì)4.設(shè)計(jì)步驟B.設(shè)計(jì)輸入：在工程管理區(qū)右擊芯片-NewSource2022/12/1218三.軟件設(shè)計(jì)4.設(shè)計(jì)步驟B.設(shè)計(jì)輸712022/12/1372三.軟件設(shè)計(jì)4.設(shè)計(jì)步驟B.設(shè)計(jì)輸入，點(diǎn)擊Next2022/12/1219三.軟件設(shè)計(jì)4.設(shè)計(jì)步驟B.設(shè)計(jì)輸722022/12/1373三.軟件設(shè)計(jì)4.設(shè)計(jì)步驟B.設(shè)計(jì)輸入，點(diǎn)擊Next，直至finish2022/12/1220三.軟件設(shè)計(jì)4.設(shè)計(jì)步驟B.設(shè)計(jì)輸732022/12/1374三.軟件設(shè)計(jì)B.設(shè)計(jì)輸入，生成濾波器系數(shù)文件。Matlabfdatool，16位4.設(shè)計(jì)步驟2022/12/1221三.軟件設(shè)計(jì)B.設(shè)計(jì)輸入，生成濾波742022/12/1375三.軟件設(shè)計(jì)4.設(shè)計(jì)步驟B.設(shè)計(jì)輸入，F(xiàn)IRIP核設(shè)置2022/12/1222三.軟件設(shè)計(jì)4.設(shè)計(jì)步驟B.設(shè)計(jì)輸752022/12/1376三.軟件設(shè)計(jì)4.設(shè)計(jì)步驟B.設(shè)計(jì)輸入，F(xiàn)IRIP核設(shè)置2022/12/1223三.軟件設(shè)計(jì)4.設(shè)計(jì)步驟B.設(shè)計(jì)輸762022/12/13774.設(shè)計(jì)步驟B.設(shè)計(jì)輸入，F(xiàn)IRIP核設(shè)置三.軟件設(shè)計(jì)2022/12/12244.設(shè)計(jì)步驟B.設(shè)計(jì)輸入，F(xiàn)IR772022/12/13784.設(shè)計(jì)步驟B.設(shè)計(jì)輸入，F(xiàn)IRIP核設(shè)置完成三.軟件設(shè)計(jì)2022/12/12254.設(shè)計(jì)步驟B.設(shè)計(jì)輸入，F(xiàn)IR782022/12/13794.設(shè)計(jì)步驟C.設(shè)計(jì)測試激勵(lì)，使用DDSIP核

三.軟件設(shè)計(jì)2022/12/12264.設(shè)計(jì)步驟C.設(shè)計(jì)測試激勵(lì)，使用792022/12/13804.設(shè)計(jì)步驟C.設(shè)計(jì)測試激勵(lì)源，DDSIP核設(shè)置

三.軟件設(shè)計(jì)2022/12/12274.設(shè)計(jì)步驟C.設(shè)計(jì)測試激勵(lì)源，D802022/12/13814.設(shè)計(jì)步驟C.加入測試激勵(lì)源，完成邏輯連接三.軟件設(shè)計(jì)2022/12/12284.設(shè)計(jì)步驟C.加入測試激勵(lì)源，完812022/12/13824.設(shè)計(jì)步驟C.加入測試文件三.軟件設(shè)計(jì)2022/12/12294.設(shè)計(jì)步驟C.加入測試文件三.軟822022/12/13834.設(shè)計(jì)步驟D.功能仿真三.軟件設(shè)計(jì)2022/12/12304.設(shè)計(jì)步驟D.功能仿真三.軟件設(shè)832022/12/13844.設(shè)計(jì)步驟D.功能仿真結(jié)果0.49MHz0.6MHz0.7MHz三.軟件設(shè)計(jì)2022/12/12314.設(shè)計(jì)步驟D.功能仿真結(jié)果0.4842022/12/13854.設(shè)計(jì)步驟E.添加用戶約束三.軟件設(shè)計(jì)2022/12/12324.設(shè)計(jì)步驟E.添加用戶約束三.軟852022/12/13864.設(shè)計(jì)步驟F.綜合三.軟件設(shè)計(jì)2022/12/12334.設(shè)計(jì)步驟F.綜合三.軟件設(shè)計(jì)862022/12/13874.設(shè)計(jì)步驟G.實(shí)現(xiàn)三.軟件設(shè)計(jì)2022/12/12344.設(shè)計(jì)步驟G.實(shí)現(xiàn)三.軟件設(shè)計(jì)872022/12/13884.設(shè)計(jì)步驟H.生成配置文件三.軟件設(shè)計(jì)2022/12/12354.設(shè)計(jì)步驟H.生成配置文件三.軟882022/12/13894.設(shè)計(jì)步驟I.下載三.軟件設(shè)計(jì)2022/12/12364.設(shè)計(jì)步驟I.下載三.軟件設(shè)計(jì)892022/12/13904.設(shè)計(jì)步驟I.下載JTAG模式三.軟件設(shè)計(jì)2022/12/12374.設(shè)計(jì)步驟I.下載JTAG模式902022/12/1391I.下載JTAG模式4.設(shè)計(jì)步驟三.軟件設(shè)計(jì)2022/12/1238I.下載JTAG模式4.設(shè)計(jì)步驟912022/12/1392三.軟件設(shè)計(jì)4.設(shè)計(jì)步驟I.下載JTAG模式2022/12/1239三.軟件設(shè)計(jì)4.設(shè)計(jì)步驟I.下載922022/12/13934.設(shè)計(jì)步驟I.下載PROM