可編程邏輯器件LD講義

第六章可編程邏輯器件PLD可編程邏輯器件PLD概述可編程邏輯器件PLD的基本單元可編程只讀存儲器PROM和可編程邏輯陣列PLA可編程陣列邏輯PAL和通用陣列邏輯GAL高密度可編程邏輯器件HDPLD原理及應用現(xiàn)場可編程門陣列FPGA隨機存取存儲器RAM小結第一節(jié)可編程邏輯器件PLD概述PLD是70年代發(fā)展起來的新型邏輯器件。一、PLD的基本結構與門陣列乘積項PLD主體輸入電路輸入信號互補輸入輸出函數(shù)反饋輸入信號或門陣列和項輸出電路F2=B+C+D二、PLD的邏輯符號表示方法1.輸入緩沖器表示方法AAA2.與門和或門的表示方法固定連接編程連接F1=A?B?C×下圖給出最簡單的PROM電路圖，右圖是左圖的簡化形式。實現(xiàn)的函數(shù)為：固定連接點（與）編程連接點（或）三、PLD的分類1．與陣列固定，或陣列可編程：

可編程只讀存儲器PROM可擦除編程只讀存儲器EPROMPLD基本結構大致相同，根據(jù)與或陣列是否可編程分為三類：2．與陣列，或陣列均可編程：

可編程邏輯陣列PLA3．與陣列可編程，或陣列固定：

可編程陣列邏輯PAL通用陣列邏輯GAL高密度可編程邏輯器件HDPLDABCBCA000001010111連接點編程時，需畫一個叉。全譯碼1．與陣列固定，或陣列可編程2.與、或全編程：

代表器件是PLA（ProgrammableLogicArray）。在PLD中，它的靈活性最高。下圖給出了PLA的陣列結構。

由于與或陣列均能編程的特點，在實現(xiàn)函數(shù)時，所需的是簡化后的乘積項之和，這樣陣列規(guī)模比PROM小得多?！痢敛幌馪ROM那樣與陣列需要全譯碼。3.與編程、或固定：代表器件PAL（ProgrammableArrayLogic）

和GAL（GenericArrayLogic）。在這種結構中，或陣列固定若干個乘積項輸出。×

每個交叉點都可編程。F1

F1為兩個乘積項之和。各種PLD的結構特點第二節(jié)可編程邏輯器件PLD的基本單元編程單元：PLD中用來存放數(shù)據(jù)的基本單元。非易失性有多種編程單元，其特點是掉電后信息不會丟失，它一般用于只讀存儲器。易失性單元：這種基本單元采用的是靜態(tài)隨機存儲器（SRAM）結構，其特點是掉電以后信息就要丟失。以后講到的現(xiàn)場可編程門陣列（FPGA）采用這種編程單元。非易失性單元：編程單元第二二節(jié)節(jié)可可編編程程邏邏輯輯器器件件PLD的的基基本本單單元元編程程單單元元：：PLD中中用用來來存存放放數(shù)數(shù)據(jù)據(jù)的的基基本本單單元元。。編程方式一次次編編程程：：信息息一一次次編編程程固固定定好好，，編編程程元元件件是是PROM。。多次次編編程程：：用戶戶根根據(jù)據(jù)需需要要將將數(shù)數(shù)據(jù)據(jù)儲儲存存在在編編程程單單元元中中，，并并可可以以多多次次寫寫入入和和擦擦除除，，例例如如：：UVEPROM、、E2PROM以以及及閃閃速速（（Flash））存存儲儲器器等等。。編程程單單元元采采用用的是是浮柵技技術。用熔絲型型開關和反熔絲絲型開關作為編編程單單元A1

A0

Y1

Y2

Y3

Y4

十進制

0

0

0

1

1

0

11

0000

0001

0100

1001

0

1

4

9

一、熔熔絲型型開關關0000004字××4位位熔絲絲結構構的PROM被選中中的字字線為為高電電平熔絲均均被燒斷斷A1

A0

Y1

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Y4

十進制

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一、熔熔絲型型開關關111001熔絲均均被燒斷斷4字××4位位熔絲絲結構構的PROM二、反反熔絲絲型開開關用高壓壓將PLICE介質(zhì)質(zhì)擊穿穿。擊擊穿后后呈低低電阻阻。三、浮浮柵編編程技技術用浮柵柵編程程技術術生產(chǎn)產(chǎn)的編編程單單元是是一種種能多多次改改寫的的ROM。。（一））疊柵柵型（（SIMOS））存儲儲單元元問題：浮柵柵上的的電荷荷無放放電通通路，，沒法法泄漏漏。在70o環(huán)境中中，全全部電電荷放放完需需100年年。用紫外線線照射射芯片上上的玻玻璃窗窗，則則形成成光電電電流流。UVEPROM芯芯片上上開有有一個個石英英玻璃璃窗口口（二））隧道道型（（FLOTOX）儲儲存單單元電可改改寫只只讀存存儲器器E2PROM，，即電電擦除除、電電編程程的只只讀存存儲器器。（三））閃速速型（（Flash））存儲儲單元元又稱為為快擦快快寫存存儲單單元。（四））六管管靜態(tài)態(tài)存儲儲單元元閃速存存儲單單元的的可再再編程程能力力約為為10萬次次左右右，SRAM有有無限限制的的再編編程能能力。。第三節(jié)節(jié)可可編程程只讀讀存儲儲器PROM和和可編編程邏邏輯陣陣列PLA一、可可編程程只讀讀存儲儲器PROMPROM的的結構構是與陣列列固定定、或陣列列可編編程的PLD器器件。。對于于有大大量輸輸入信信號的的PROM，比比較適合作作為存存儲器器來存放放數(shù)據(jù)據(jù)，它它在計計算機機系統(tǒng)統(tǒng)和數(shù)數(shù)據(jù)自自動控控制等等方面面起著著重要要的作作用。。例1：：下圖是是一個個8（（字線線）××4（（數(shù)據(jù)據(jù)）的的存儲儲器數(shù)數(shù)據(jù)陣陣列圖圖。對于較較少的的輸入入信號號組成成的與與陣列列固定定、或或陣列列可編編程的的器件件中，，也可可以很很方便便地實現(xiàn)任任意組組合邏邏輯函函數(shù)。3線-8線線譯碼碼器8×4存儲儲單元元矩陣陣輸出緩緩沖器器數(shù)據(jù)輸出端地址碼輸入端字線由地址址譯碼碼器選選中不不同的的字線線，被被選中中字線線上的的四位位數(shù)據(jù)據(jù)通過過輸出出緩沖沖器輸輸出。。如當?shù)氐刂反a碼A2A1A0＝000時時，通通過地地址譯譯碼器器，使使字線線P0＝1，，將字字線P0上的存存儲單單元存存儲的的數(shù)據(jù)據(jù)0000輸出出，即即D0～D3＝0000。00010000將左圖圖地址址擴展展成n條地址址線，，n位地址址碼可可尋址址2n個信息單單元，，產(chǎn)生生字線線為2n條，其其輸出出若是是m位，則則存儲儲器的的總容量量為2n×m位。EPROM有各各種類類型的的產(chǎn)品品，下下圖是是紫外外線擦擦除、、電可可編程程的EPROM2716器件件邏輯輯框圖圖和引引腳圖圖。EPROM2716是211×8位可改改寫存存儲器器，有有11位地地址線線A0～A10，產(chǎn)生生字線線為2048條條，D7～D0是8位位數(shù)據(jù)據(jù)輸出出/輸輸入線線，編編程或或讀操操作時時，數(shù)數(shù)據(jù)由由此輸輸入或或輸出出。

CS為片選控制信號，是低電平有效。

OE/PGM為讀出/寫入控制端，低電平時輸出有效，高電平進行編程，寫入數(shù)據(jù)。下圖是是將2片2716擴擴展成成2048×16的的數(shù)據(jù)據(jù)的連連接示示意圖圖。由此可可寫出出輸出出邏輯輯函數(shù)數(shù)的最最小項項表達達式為為：F1＝m（4,8,9,12,13,14））F2＝m（0,5,10,15）F3＝m（1,2,3,6,7,11））（2））把A1A0和B1B0作為PROM的的輸入入信號號，F(xiàn)1、F2和F3為或陣陣列的的輸出出，下下圖是是用PROM實實現(xiàn)比比較器器的陣陣列圖圖。例2：：試用用適當當容量量的PROM實實現(xiàn)兩兩個兩兩位二二進制制數(shù)比比較的的比較較器。。（3））選用用PROM的容容量16××3位位可滿滿足要要求。。可見，，以PROM實實現(xiàn)簡簡單的的組合合邏輯輯電路路函數(shù)數(shù)是很很方便便的。。

4個地址進行全譯碼，產(chǎn)生16個乘積項。0...15

3個輸出產(chǎn)生3個乘積項之和函數(shù)。實際上上，大大多數(shù)數(shù)組合合邏輯輯函數(shù)數(shù)的最最小項項不超超過40個個，使使得PROM芯芯片的的面積積利用用率不不高，，功耗耗增加加。一般PROM輸輸入地地址線線較多多，容容量也也較大大，又又因為為PROM的與與陣列列固定定，必必須進進行全全譯碼碼，產(chǎn)產(chǎn)生全全部的的最小小項。。為解決決這一一問題題，考考慮與與陣列列也設設計成成可編編程形形式來來實現(xiàn)現(xiàn)組合合邏輯輯，由由這一一設想想發(fā)明明了可可編程程邏輯輯陣列列（PLA））。二、可可編程程邏輯輯陣列列PLA可編程邏邏輯陣列列PLA和PROM相相比之下下，有如如下特點點：（一）PROM是與陣陣列固定定、或陣陣列可編編程，而而PLA是與和和或陣列列全可編編程；（二）PROM與陣列列是全譯譯碼的形形式，而而PLA是根據(jù)據(jù)需要產(chǎn)產(chǎn)生乘積積項，從從而減小小了陣列列的規(guī)模模；（三）PROM實現(xiàn)的的邏輯函函數(shù)采用用最小項項表達式式來描述述。而用用PLA實現(xiàn)邏邏輯函數(shù)數(shù)時，運運用簡化化后的最最簡與或或式；（四）在在PLA中，對對多輸入入、多輸輸出的邏邏輯函數(shù)數(shù)可以利利用公共共的與項項，因而而提高了了陣列的的利用率率。例3:試用PLA實現(xiàn)現(xiàn)四位自自然二進進制碼轉(zhuǎn)轉(zhuǎn)換成四四位格雷雷碼。（1）設設四位自自然二進進制碼為為B3B2B1B0，四位格格雷碼為為G3G2G1G0，其對應應的真值值表如下下表所示示。NB3

B2

B1

B0G3

G2

G1

G0012345678910111213141500000001001000110100010101100111100010011010101111001101111011110000000100110010011001110101010011001101111111101010101110011000根據(jù)表列列出邏輯輯函數(shù)并并簡化，，得最簡簡輸出表表達式如如下：（2）轉(zhuǎn)轉(zhuǎn)換器有有四個輸輸入信號號，化簡簡后需用用到7個個不同的的乘積項項，組成成4個個輸出函函數(shù)，故故選用四四輸入的的7×4PLA實現(xiàn)，，下圖是是四位自自然二進進制碼轉(zhuǎn)轉(zhuǎn)換為四四位格雷雷碼轉(zhuǎn)換換器PLA陣列列圖。右圖僅用用七個乘乘積項，，比PROM全全譯碼少少用9個個，實現(xiàn)現(xiàn)的邏輯輯功能是是一樣的的。從而而降低了了芯片面面積，提提高了芯芯片利用用率，所所以用它它來實現(xiàn)現(xiàn)多輸入入、多輸輸出的復復雜邏輯輯函數(shù)較較PROM有優(yōu)優(yōu)越之處處。PLA除除了能實實現(xiàn)各種種組合電電路外，，還可以以在或陣陣列之后后接入觸觸發(fā)器組組，作為為反饋輸輸入信號號，實現(xiàn)現(xiàn)時序邏邏輯電路路。4個輸出與陣列或陣列四個自然然二進制制碼輸入入××××××××七個乘積項例4：PLA和和D觸發(fā)器組組成的同同步時序序電路如如圖所示示，要求求：（1）寫寫出電路路的驅(qū)動動方程、、輸出方方程。（2）分分析電路路功能，，畫出電電路的狀狀態(tài)轉(zhuǎn)換換圖。D

Q0

Q0D

Q1

Q1D

Q2

Q2QCCCP解：（1）根根據(jù)PLA與或或陣列的的輸入/輸出出關系，，可直接接得到各各觸發(fā)器器的激勵勵方程及及輸出方方程：D0=Q0+Q1Q0

D1=Q1Q0+Q1Q0D2=Q0

Q2+Q2Q0QCC=Q0

Q1Q2+

Q0

Q1

Q2D0=Q0+Q1Q0D0（2）先先設定電電路的狀狀態(tài)，根根據(jù)觸發(fā)發(fā)器的激激勵方程程和輸出出方程，，可列出出下表所所示的電電路狀態(tài)態(tài)轉(zhuǎn)換表表。Q2

Q1

Q0D2

D1

D0Q2n+1Q1n+1Q0n+1QCC00000101001110010111011110101110101000111100111010101110101000111100111010000010根據(jù)狀態(tài)態(tài)轉(zhuǎn)換表表，畫出出下圖所所示的電電路狀態(tài)態(tài)轉(zhuǎn)換圖圖。000101111110001011010100該電路是是能夠自自啟動的的同步六六進制計計數(shù)器。。第七節(jié)隨隨機存存取存儲儲器（RAM））在計算機機及數(shù)據(jù)據(jù)處理系系統(tǒng)中需需要存放放大量數(shù)數(shù)據(jù)、中中間結果果、表格格等設備備，可以以用隨機機存取存存儲器RAM。。RAM可可分為單單極型和和雙極型型，這里里只以單單極型RAM為為例進行行分析。。單極型RAM又又可分為為靜態(tài)RAM與與動態(tài)RAM：：靜態(tài)RAM是是用MOS管觸觸發(fā)器來來存儲代代碼，所所用MOS管較較多、集集成度低低、功耗耗也較大大。動態(tài)態(tài)RAM是用柵柵極分布布電容保保存信息息，它的的存儲單單元所需需要的MOS管管較少，，因此集集成度高高、功耗耗也小。。靜態(tài)RAM使使用方便便，不需需要刷新新。一、RAM的基基本結構構RAM的的基本結結構如下