模擬-放大器bakers best v應(yīng)用小技巧集錦

跨阻再次：利用MDAC實(shí)現(xiàn)電流電壓轉(zhuǎn) ADC位數(shù)和LSB誤 比較各種DAC架 △-∑ADC簡(jiǎn)介：總 △-∑ADC簡(jiǎn)介：調(diào)制 △-∑ADC簡(jiǎn)介：抽取濾波 △-∑ADC簡(jiǎn)介：噪聲與輸出數(shù)據(jù)速 SAR型與高速△-∑ADC的選 模擬濾波器讓△-∑ADC更加簡(jiǎn) 修改Aol的補(bǔ)償方法：添加 BonnieC.Baker現(xiàn)任TI高級(jí)應(yīng)用工程師，她為EDN雜志每月的“Baker’sBest”專欄撰寫(xiě)文章。她在模擬和數(shù)字電路以及系統(tǒng)設(shè)計(jì)方面有近20年的經(jīng)驗(yàn)。Bonnie最初加入Burr-Brown公司并開(kāi)始模擬設(shè)計(jì)生涯，歷任生產(chǎn)工程師、IC設(shè)計(jì)工程師、策略與市場(chǎng)工程師以及公司的應(yīng)用工程經(jīng)理。在1998年，她加入Microchip公司，任模擬/混合信號(hào)應(yīng)用工程經(jīng)理及PIC微控制器部門的系統(tǒng)架構(gòu)工程師。在Microchip，Bonnie開(kāi)始從一個(gè)純粹 于Burr-Brown產(chǎn)品線（BB于2000年被TI收購(gòu)。Bonnie共撰寫(xiě)了200余篇的文章、設(shè)計(jì)筆記和應(yīng)用筆記，包括本56篇設(shè)計(jì)小技巧。BonnieBaker一直為EDN雜志撰寫(xiě)專欄，她將復(fù)雜的模擬問(wèn)題簡(jiǎn)單化，Bonnie結(jié)合她多年的工程經(jīng)驗(yàn)，將模擬設(shè)計(jì)中的一些容易被忽略的問(wèn)題介紹給Delta-SigmaADC耐心和詳細(xì)的回答；線性產(chǎn)品應(yīng)用工TimGreen先生為本書(shū)提供了大量有關(guān)TINA-TI和運(yùn)算放大器穩(wěn)定性的資高級(jí)應(yīng)用工程師ArtKay先生提供了關(guān)于XavierRamus先生對(duì)高速放大器提出了許多寶貴的建議。這里對(duì)他們的貢 TI學(xué)計(jì)CMOSCMOS運(yùn)算放大器給單電源供電系統(tǒng)帶來(lái)了很多便運(yùn)放的THD+N的影響比較復(fù)雜。當(dāng)運(yùn)放的輸入接近負(fù)端電壓時(shí)，PMOS晶體管導(dǎo)通而NMOS關(guān)斷。當(dāng)運(yùn)放的輸入接近正端電壓時(shí)，NMOS晶體管導(dǎo)通而PMOS管關(guān)斷。我們可以 b和NMOS晶體管都會(huì)導(dǎo)通。由于輸入失調(diào)電壓會(huì)隨著輸入信號(hào)的改變而改變，導(dǎo)致的交越失真會(huì)影響運(yùn)放的THD。如果你把互補(bǔ)差分對(duì)拓?fù)涞倪\(yùn)放使用在同相放大電路中，運(yùn)放輸0.0006%THD+N測(cè)試中帶有運(yùn)放的輸入交越失真的話，THD+N性能下降0.004%。因此，你可以把運(yùn)放配置于反相放大電路來(lái)避免這種交越失真。一，輸入噪聲越高，閉環(huán)增益越大都會(huì)使得運(yùn)放的總體THD+N性能下降?！癘PA350,OPA2350,OPA4350High-Speed,Single-Supply,Rail-to-RailOperationalAmplifiers,MicroAmplifierSeries,”TexasInstruments,January2005, Single-Supply,Rail-to-RailI/OOperationalAmplifier,”TexasInstruments,February為高分辨率Δ-Σ或者SAR（逐次近）轉(zhuǎn)換器系統(tǒng)配套的基本模擬器件在要求軌到軌最后，IC1dBc為單位，為負(fù)值，越小越好，所以這里的下降是指數(shù)值下降，性能是得到了提升。所方根和。即，系統(tǒng)的THD是：10(THDADC/10)10(THDADC/10)10(THDOPA其中THDOPA20log(THDOPA，

如果對(duì)一個(gè)使用互補(bǔ)輸入級(jí)的運(yùn)放，THD為0.004%(譯者注：OPA的THD為THDSYSTEMTHD為-88dBTHDTHD拖累。因此，如果選用的運(yùn)放的輸入級(jí)使用了電荷泵，THD0.0004%THD單電源供電運(yùn)放一直緊跟高分辨率轉(zhuǎn)換器的步伐是因?yàn)楣こ處熢O(shè)計(jì)出不斷創(chuàng)新的拓?fù)銪aker,Bonnie,“Wheredidalltheracketcomefrom?”EDN,April23,2009,pg“OPA365,OPA23652.2V,50MHz,Low-Noise,Single-SupplyRail-to-RailOperationalAmplifiers,”TexasInstruments,June2006, 3“OPA333,OPA23331.8V,micro-PowerCMOSOperationalAmplifiers,Zero-DriftSeries,”TexasInstruments,March2006, 譯者PMOS晶體管導(dǎo)通而NMOS關(guān)斷；當(dāng)運(yùn)放的輸入接近正端電壓時(shí)，NMOSPMOS管關(guān)斷。雖然這的（如圖。（斷”的特點(diǎn)仍然保持在恒定電平上，這樣就不會(huì)有“交越”現(xiàn)象的發(fā)生（6。這也是單電源供電的放大器（CMOS型放大器專門為單電源供電設(shè)計(jì)，且基本都擁（圖1下部的波形顯示放大器的輸入電壓擺幅，增益為2V/V電平時(shí)，VH是在直流開(kāi)環(huán)增益測(cè)量中輸出端所使用的最大電壓（譯者注：Aol測(cè)試將確保VHAol。VOHVDD來(lái)說(shuō)可以達(dá)到的絕對(duì)最高電壓。同樣的，VL是在直流開(kāi)環(huán)增益測(cè)量中使用的最小輸出電壓（譯者注：Aol測(cè)試將確保大VLAol，VOL是輸出端能達(dá)到的絕對(duì)最低電壓。VHVOH要小，VL比VOL要大。ADC時(shí)，運(yùn)算放大器的輸出在140mV4.6V5V供電的系統(tǒng)中，信號(hào)和電源電壓之間的最小距離是140mV這個(gè)放大器的絕對(duì)最小電壓VOL為15mV，絕對(duì)最大電壓VOH為(VDD-20mV)。4kHz272mV，我們得到了比較理想的結(jié)果：圖2b中我們只看到ADC自身的失真。可以達(dá)到或超過(guò)電源電壓，比如OPA365的VCM可以超過(guò)每個(gè)電源軌100mV。在每個(gè)設(shè)計(jì) 212SARADC100ksps(a)；減小放大器的輸出電壓使得離開(kāi)每個(gè)電源軌272mV將產(chǎn)生更好的結(jié)果譯者100k歐姆為例，我們看到測(cè)試Aol時(shí)當(dāng)輸出離開(kāi)兩個(gè)電源軌50mV將得到數(shù)據(jù)AolVOHV＋－50mVVOL50mV；同時(shí)，這里我們可以此，負(fù)載的大小對(duì)于軌到軌輸出和Aol指標(biāo)也非常重要。下，OPA335典型的VH為（VDD－1mV）和VL1mV。TINA-TIOPA335的軌到軌輸出特性，為了讓失真1kHz正弦波。電路如下： 4.9Vpp輸出時(shí)的大量高次諧波告訴我們此時(shí)運(yùn)放的輸出級(jí)已經(jīng)難以勝任高精度場(chǎng)合的離每個(gè)電源軌100mV以上。5VADC時(shí)，4.8VppADC的有效位數(shù)，此時(shí)我們可ADCADC的滿量程輸入范圍相應(yīng)的減小,4.8Vpp的如上圖，ADS8361的2.5VVREF輸出給ADS8361和OPA365的同相端用來(lái)提供單電源系統(tǒng)工作時(shí)需要的虛地；同時(shí)這個(gè)VREF被R4和R5分壓成2.4V后提供給ADS8361的參考電平輸入，這樣ADS8361的滿量程輸入范圍將是4.8V，以2.5V為虛地，這正好與OPA365的輸出信號(hào)（以2.5V為直流電平的4.8Vpp正弦波）相匹配。出范圍將離地電平越來(lái)越遠(yuǎn)，這在某些應(yīng)用場(chǎng)合非常關(guān)鍵。法是對(duì)于一些特定的運(yùn)放（根據(jù)而定，比如OPA365，OPA335等，可以在輸出端通過(guò)一個(gè)電阻微弱下能會(huì)有Aol和帶寬降低的現(xiàn)象，從而導(dǎo)致瞬態(tài)響應(yīng)和直流特性變差：關(guān)于這一方法的信息，如Rp值的選取，請(qǐng)查閱OPA365,OPA335的；個(gè)電源軌，這里可以利用鍺二極管的0.3V導(dǎo)通電壓來(lái)實(shí)現(xiàn)：如上圖，Option(2)指明的是可以使用-5V和地在鍺二極管上產(chǎn)生的-0.3V代替地電平來(lái)直流和交流特性，因?yàn)榇藭r(shí)OPA365的輸出MOS管將工作在正常狀態(tài)下。10倍還要幾百個(gè)納安（nA。對(duì)于這樣的放大器，從放大器輸入引腳輸入或流出的電流實(shí)際上是輸入ESD（靜電放電保ESDESD單元，但是你卻不會(huì)在一個(gè)雙極性的放大器中發(fā)現(xiàn)ESD電流。ESD單元產(chǎn)生的皮安（pA）級(jí)的漏電JFETCMOS放大器的超低輸入漏電流，你必須理解在皮安（pA）電流級(jí)別PCB（印制電路板）的影響。例如很少數(shù)量的灰塵、油或水分子就可能增加漏電流（譯你特別的認(rèn)真仔細(xì)，設(shè)計(jì)出1pA級(jí)別性能的PCB是有可能的。要一個(gè)模擬的低通濾波器。不管是逐次近寄存器型（SAR）ADC、△-∑ADC、流水線型ADCADC，還是你所能設(shè)計(jì)的任何一種轉(zhuǎn)換器，上述情況都是正確的。這種類型ADCADC通常都會(huì)忠實(shí)地轉(zhuǎn)換這些信ADCADC可以保持這些信號(hào)ADC采樣頻率（fs）的fs/20Hzfs/2的頻域內(nèi)，以至于無(wú)法分辨出是帶內(nèi)信號(hào)還是帶外信號(hào)。這種現(xiàn)象就是所謂的信號(hào)混疊（1。、TR結(jié)構(gòu)中，你可以明顯的降低帶內(nèi)噪聲（用模擬濾波器的話，你得不到這么好的噪聲消減效果TBaker,BonnieC,“Anti-aliasing ogFiltersforDataAcquisitionSystems,”AN699,MicrochipTechnology.Baker,BonnieC,“ReadingandUsingFastFourierTransforms(FFT),”AN681,Microchip的C在后面用你的控制器或處理器中的數(shù)字濾波器來(lái)實(shí)現(xiàn)這樣的功能在某些情況下并不是一個(gè)好ADC圖擇是使用一個(gè)開(kāi)關(guān)電容濾波器（1c。1你可以使用RC無(wú)源濾波器（a）源低通濾波器（b）波器（c）來(lái)實(shí)現(xiàn)你的抗混疊濾波Ca低通濾波器對(duì)這個(gè)類型的轉(zhuǎn)換器是足夠的，因?yàn)檫@種器件的采樣頻率遠(yuǎn)高于數(shù)據(jù)的吞吐速1kHz0.1uF1.59k器。這個(gè)電阻值將造成一個(gè)不期望的壓降或者造成阻抗匹配。SAR（prxaonrgser，pipeine和ah1bcADC的輸入阻抗誤差（1。圖2。這個(gè)濾波器的轉(zhuǎn)折頻率的準(zhǔn)確性依靠離散電阻（R2和R3）和電容（C2和C3）的準(zhǔn)確flash轉(zhuǎn)換器的混疊誤差。濾波器的轉(zhuǎn)折頻率由輸入頻率（CLKIN）決定。舉個(gè)例子，對(duì)這類濾波器的一個(gè)可電容和電阻（低通濾波器。輸入低通濾波器（R4和C4）最小化了混疊誤差。輸出低通濾RC濾波器與其他方法相比，比較便宜但是給系統(tǒng)帶來(lái)了不希望的阻抗匹配誤差。有源濾波RC濾波器。Baker,Bonnie,“Solvehighsource-impedanceerrorsinfirmware,”EDN,Dec26,2002,pgBaker,Bonnie,“Anti-Aliasing,ogFiltersforDataAcquisitionSystems,”AN699,MicrochipYager,Charles,andCarlosLaber,“Switched-CapacitorFiltersBe tivefiltersattheirOwnGame,” 帶大于ADC的1/2倍采樣頻率，那么雖然噪聲幅度不變，但會(huì)被混疊回感的信號(hào)頻帶，rate1中，對(duì)于Qi1fAMP，必須大于100gainfCUTki，對(duì)于Qif100gainfaQ20.5Q20.25，其中aii 速率由IC電流和電容決定。當(dāng)你輸入大信號(hào)到運(yùn)放時(shí)，電流對(duì)電容充電。充狀態(tài)，你需要選擇轉(zhuǎn)換速率SRVOUTPPfcut，其中VOUTP-P是在濾波器轉(zhuǎn)折頻率下，期望1要更高階濾波器，你可以級(jí)聯(lián)這兩種結(jié)構(gòu)的模塊（參考2。Bishop,J,BTrump,andRMStitt,“FilterProMFBandSallen-KeyLo ssFilterDesignProgram,”TexasInstrumentsapplicationnoteSBFA-001A,November2001,譯者OPA2xx:Bipolar型精密放大器；OPA1xx:FET型精密放大器；OPA5xx:功率運(yùn)算放大器；供電范圍寬至70V，輸出電流可達(dá)10A;OPA7xx:12VCMOS精密放大器；THS4xxx:32VSallen- 低通濾波器的高頻饋通現(xiàn)象0dB點(diǎn)。在這個(gè)測(cè)試中，三個(gè)放大器的開(kāi)環(huán)增益為1000V/V，即60dB。在圖中，運(yùn)算放大器A,B,C的帶寬分別為38MHz，2MHz和300kHz。圖1 三個(gè)二階巴特沃斯低通濾波器的頻率響應(yīng)以及每個(gè)放大器的開(kāi)環(huán)增益響應(yīng)。這三個(gè)濾波器都是Sallen-Key結(jié)構(gòu)。放大器開(kāi)環(huán)增益曲線的最高處在60dB，濾波器的曲線從0dB開(kāi)始。Sallen-Key低通濾波器的頻域響10余倍頻程都工作得和預(yù)期的一樣：在轉(zhuǎn)折頻率之后，三個(gè)濾波器的響應(yīng)顯示出一輸出阻抗開(kāi)始增加。最終，當(dāng)運(yùn)算放大器的開(kāi)環(huán)增益穿過(guò)0dB時(shí)，該濾波器的響應(yīng)曲線變器的開(kāi)環(huán)增益降到0dB以下。的后面接無(wú)源RC低通濾波器的方法來(lái)削弱Sallen-Key濾波器在高頻處的這種增益曲線上揚(yáng)的MFB（多重反饋）濾波器拓?fù)洌@樣不會(huì)有高頻情況下增益響應(yīng)的反轉(zhuǎn)譯者為什么開(kāi)環(huán)增益降低導(dǎo)致的輸出阻抗增加會(huì)讓sallen-key型低通濾波器出現(xiàn)高頻段衰減不iiRO（100MHz到運(yùn)放的閉環(huán)輸出阻抗Zo為：Z 1AZoAolβ，隨著Aolβ的減小而增大。OPA227的開(kāi)環(huán)增益DC到約100mHz間為160dB，這Zo趨近0。在主140mHz后，OPA227的開(kāi)環(huán)增益以-20dB/decade的速率下降，相反地閉環(huán)輸出阻抗就將以20dB/decade的速度變大，當(dāng)OPA227的開(kāi)環(huán)增益在8MHz處降為0時(shí)，Zo將等于OPA227的開(kāi)環(huán)輸出阻抗Ro，大概是20歐姆左右。Sallen-KeyVout，一條是R1C2ZoZoVout，還不能主宰增益曲線。12情況中增益曲線還跟著正常的濾波器響應(yīng)滾降，或者說(shuō)電流將選擇更加容C2被交流短路，流過(guò)Zo的電流將等于Vin/R1。當(dāng)頻率繼續(xù)升高，Zo會(huì)持續(xù)增加，當(dāng)其上的電壓等于運(yùn)放正向輸出電壓；此時(shí)開(kāi)始，Zo上的電壓將占據(jù)主導(dǎo)地位，因?yàn)檫\(yùn)放的增益持續(xù)降低，信號(hào)難以通過(guò)運(yùn)放，將選擇更容易到達(dá)輸出端的路徑；此時(shí)開(kāi)始，增益曲線的斜率將跟隨Zo增加的斜率；當(dāng)沒(méi)有Zo時(shí)的確如此由Ic2*Zo

++

1R1R1

Zo20R1，因此可以簡(jiǎn)化得到R1 2.4KZo20dB/decade斜率上升而上升，并在運(yùn)放的C1,C2短路后，濾波器的閉環(huán)增益也的確隨著Zo的上升斜率時(shí)，Vout/Vin=20/2.4K=0.008≈40dB。仿真曲線和我們的推論非常吻合！解決Sallen-Key濾波器高頻饋通的三個(gè)常用方法如果可能，選FETCMOS型放大器做為有源濾波器，他們擁pA級(jí)的輸入偏置電流，這使得我們可以將R1R210倍（也不會(huì)帶來(lái)嚴(yán)重的失調(diào)電壓），C1C210R1ZoC，可以節(jié)約尺寸和成本。需要注意的是為了減少運(yùn)放偏置電流對(duì)系統(tǒng)頻率響應(yīng)的影響，C2和Zo的運(yùn)放應(yīng)該選100歐的負(fù)載電阻RL（譯者注：的地方把這個(gè)電阻稱為電阻，或RISO）在負(fù)載電而CL，RL在開(kāi)環(huán)增益曲線上引入一個(gè)零點(diǎn)（如圖。40dB/decade，放大器電路就會(huì)圖1帶有容性負(fù)載的緩沖器可能會(huì)不穩(wěn)定（a）或者穩(wěn)定（b）；應(yīng)保證開(kāi)環(huán)增益AOL和閉環(huán)增益ACL的閉合速度為20dB/decadefP2

R f 2RL[1].Oljaca,Miro,andBonnieBaker,“StartwiththerightopampwhendrivingSARADCs,”EDN,Oct16,2008,pg43, [2].Green,Tim,“OperationalAmplifierStability,Part9of15:CapacitiveLoadStability:OutputPin ite/zones/acquisitionZONE/technicalnotes/acqt121106.譯者IC測(cè)試中，設(shè)計(jì)人1跨阻光感電路并非沒(méi)有圖1中，簡(jiǎn)單的實(shí)現(xiàn)方法并非沒(méi)有。運(yùn)放必須有低至皮安（pA）級(jí)的微伏級(jí)失調(diào)電壓的FETCMOS輸入級(jí)。最會(huì)，設(shè)計(jì)師還需要優(yōu)化此電路的穩(wěn)定性，帶寬，低噪聲特性和PCB等。號(hào)從噪聲中分離出來(lái)。在模擬濾波器后接ADC，將信號(hào)數(shù)字化。（switchedintegrator）（switchedintegrator）是使數(shù)字化的ADC。 ISC 11/( (j)AOL(j)是電路的反饋系數(shù)，為11ZINZF)；輸入阻抗ZINRPD||j(CPDCCMCDIFF)；反饋電阻ZFRF||j(CRFCF。在研究放大器電路穩(wěn)定性時(shí)，伯德圖（Bodeplot）是一個(gè)非常有用的工具。伯德圖中的輸入阻抗，和在反饋回路中的RF、CRF、CF一起決定了噪聲增益的頻率響應(yīng)。fP1/(2(RPD||RF)(CPDCCMCFCRF))，fZ1/(2(RF)(CFCRF))了將近90o的相移，同時(shí)反饋系數(shù)1的相移約為0o。將1Aj的相移相加，整90o，相位裕量為90o，證明了這個(gè)電路是很穩(wěn)定的。如果40dB/decade時(shí)，說(shuō)明了相移為180o，相位裕量為0o，這時(shí)當(dāng)一大器的方法來(lái)改變放大器的頻率響應(yīng)和輸入電容的值。一個(gè)計(jì)算CF比較經(jīng)典的公式是：C2

PD DIFF 2RF 來(lái)改變，通過(guò)添加CF，可以使1上的極點(diǎn)頻率是兩個(gè)曲線相交點(diǎn)頻率的一半。非式的脈搏血氧計(jì)來(lái)你的血液中的SpO2（攜氧血色素的飽和度。650mm940mm波長(zhǎng)的近紅外SpO2查找表相比較，從而獲得1給出了一份簡(jiǎn)單的脈搏血氧計(jì)框圖。圖1這個(gè)脈搏血氧計(jì)電路通過(guò)交替控制一個(gè)紅光LED和一個(gè)近紅外線LED的開(kāi)啟時(shí)間來(lái)血液中的氧氣飽和列比例，并且將結(jié)果和查詢表相比。LCD顯示出一個(gè)氧化的血色素相對(duì)于未氧化的血色素25oC1pA的水平。放大器的輸入偏置電流通過(guò)放大器反饋回路中的高細(xì)觀察閃爍噪聲（1/f噪聲）5Hz的噪聲。最后，如果你想最小化線性誤差，放大器的初始失調(diào)誤差和漂移的影響應(yīng)該在uV級(jí)脈搏血氧計(jì)的一個(gè)正常輸出大約為972%，范圍在95100%。脈搏血氧計(jì)上的警報(bào)通常會(huì)在SpO2等級(jí)下降到90%以下時(shí)響起。如果在你的生理系統(tǒng)中氧氣不足，你可能會(huì)經(jīng)歷MedicalApplicationsGuide,pg27,TexasInstruments,secondquarter2007Townsend,Neil,MD,“PulseOximetry,”MedicalElectronics,Michaelmas在光傳感電路中多少噪聲意味著有太多的噪聲呢？你可以通過(guò)計(jì)算或者使用Spice仿真推導(dǎo)出一個(gè)跨阻（Trans-impedance）放大器（圖1a）的噪聲性能。當(dāng)計(jì)算電路的總體噪聲e2e2e2e2e2e2e2 ln(fB/fA域e1是閃爍噪聲（1f噪聲）帶來(lái)的，計(jì)算方法為：V1fln(fB/fA在這里，AN是放大器在1Hz時(shí)的輸入噪聲密度，fB為閃爍噪聲時(shí)的轉(zhuǎn)折頻率。ln(fB/fAe1(1RFRln(fB/fA在這RF是反饋電阻，RPD是光電二極管的并聯(lián)電阻fPfe2(1RFRPD)fPffP12(RPDRF)(CPDCCMCDIFFCFCRFfz12(RF)(CFCRF得到fP/3fze3(1RFRPD)eNfP/3fz在這里CPD是光電二極管的電容，CDIFF是放大器的差模電容e4和e5區(qū)域的噪聲使用閉環(huán)增益曲線中較高頻率處的增益，這里C1的值為所有輸入容的并聯(lián)，即C1

CDIFF]C2是CF和CRFfAOLe4(1C1/C2)efAOL(fUfAOL)/2e5(1(fUfAOL)/24K4KTRF(BW的反饋電阻；BW是感的帶寬。1.22V（5V/4096DAC(MDAC)和它們的后置放大器連接了數(shù)字和模擬世界。MDAC產(chǎn)生一個(gè)1DAC、放大器和電阻完成一個(gè)簡(jiǎn)易的電流電壓轉(zhuǎn)換看起來(lái)簡(jiǎn)單，其實(shí)，這電阻和電容DAC的輸入編碼MDAC0將導(dǎo)致RD接近DAC1RF（參考制造商的技術(shù)手冊(cè)。DAC的輸出電容CD，也會(huì)隨著輸入編碼改變，這是由于MDACRF（譯者注：片內(nèi)RF可保證R-2R網(wǎng)絡(luò)上R值精確匹配。反饋電容CF是外部fU;CDIFF；和共模電容CCM。在這個(gè)系統(tǒng)中，在放大器輸入端的總電容等于CINCDCDIFFCCM1b1/βf1f220dB/decade上升的部分，這樣開(kāi)環(huán)增益-20dB/decade20dB/decade上升的速度將得到-40dB/decade的閉合速度，這暗示了運(yùn)放電路是不穩(wěn)定的。這樣，我們要選擇一個(gè)單位增益帶寬小于f1或大于f2的如果f1高于運(yùn)算放大器的帶寬設(shè)計(jì)一個(gè)穩(wěn)定的電路是很容易的：CF(1(18CINRFfU))/2RF做為選擇，如果f2比開(kāi)環(huán)增益和1/β的交點(diǎn)頻率小CFCIN1/(2/(RFRD)fU壓，MDAC精度和轉(zhuǎn)換毛刺等方面也值得考慮。圖1所示的電路，可以是一個(gè)電流反饋型放大器，也可以是一個(gè)電壓反饋型放大器。RFRIN的兩倍，則每個(gè)通道的閉環(huán)增益為-2V/V。乍一看，閉環(huán)圖

這里，N是指輸入的通道數(shù)。如果是電壓反饋型放大器，則電路的帶寬等于增益帶寬（N=31中使用的是電流反饋型放大器，則放大器的閉環(huán)帶寬與閉環(huán)增益及輸入通電路中的信號(hào)帶寬會(huì)發(fā)生微小變化，電路的穩(wěn)定性也會(huì)變差（GainPeaking是指幅頻曲線上譯者為理想電壓反饋模型，而圖2(b)所示則為理想電流反饋模型。Voa

2

其中，VeVpVn，稱為誤差電壓，a為放大器的開(kāi)環(huán)電壓增益。Voie 其中，ie稱為誤差電流，Zt稱為運(yùn)算放大器開(kāi)環(huán)跨導(dǎo)增益。如果一個(gè)放大器的輸出是電壓，

Zt中采用負(fù)反饋時(shí)，負(fù)反饋?zhàn)罱K會(huì)使誤差電流為0，這也是電流反饋這個(gè)術(shù)語(yǔ)的由來(lái)。3參考應(yīng)用筆記SA051： R1R2

，fgm 2CR1R2

R1R2j2fCc

gm2 c可以看出電壓反饋型放大器的-3dBfc(R1+R2)/R1gm阻抗R1和反饋?zhàn)杩筊2共同決定。而對(duì)電流反饋放大器而言： R1R2 ，f V 1(j2fR2C) c 從上式看出，電流反饋運(yùn)放的增益和帶寬是相互獨(dú)立的，其-3dBR2的R2R1得到不同的增益。同時(shí)，其R2決定，要想維持電路的穩(wěn)定，R2必須大于一個(gè)最小值；與之對(duì)有的數(shù)千V/uS的壓擺率來(lái)說(shuō)，在放大大幅度信號(hào)時(shí)要非常。但是，絕不能以壓擺率的大小來(lái)區(qū)分電壓反饋和電流反饋放大器，TI推出的一些特殊結(jié)構(gòu)的電壓反饋放大器就兼顧了高壓擺率的特點(diǎn)，比如OPA690，其壓擺率高達(dá)1800V/uS！正如本文中所述，電流反饋放大器的反饋電阻應(yīng)根據(jù)在一個(gè)特定的范圍內(nèi)選RFCF來(lái)限制運(yùn)放的帶寬從而減少運(yùn)放的寬效果，但是如果運(yùn)用在電流反饋放大器上，則十有會(huì)使你的電路振蕩起來(lái)： V2-+V1 V2-+V1 V2-+V1+R1+R1如上圖（綠色為輸入信號(hào)，紅色為輸出信號(hào)，OPA842CF后，成為一個(gè)-3dB帶寬在15MHz左右的低通濾波器，因此在放大5MHz方波時(shí)可看出帶寬不足的現(xiàn)象。而OPA684CF后就完全地振蕩了起來(lái)。類似的，MFB型濾波器，由于其反饋回路中的來(lái)代替FC，具體的技術(shù)參考TI應(yīng)用筆記SLYT081。放大器在10MHz以下、低增益和小信號(hào)條件下會(huì)擁有更好的直流精度和失真性能；而電流反饋放大器：1.噪聲增益大于4；2.信號(hào)頻率大于10MHz。 在高速放大器中，除了電流反饋放大器和常規(guī)的電壓反饋放大器，TI還推出兩種種是去補(bǔ)償?shù)碾妷悍答伔糯笃魅鏞P842/843/846/847，和THS4011/4021等：型帶壓擺率(G>5時(shí)準(zhǔn)確UnitGain20MHz@350MHz@(G>10時(shí)準(zhǔn)確380MHz@500MHz@(G>40時(shí)準(zhǔn)確7110MHz@500MHz@(G>50時(shí)準(zhǔn)確350MHz@600MHz@UnitGain290MHz@20MHz@350MHz@80MHz@由于在封裝過(guò)程中引入高速放大器反相輸入端的寄生電容使得在低增益下實(shí)際表現(xiàn)比設(shè)計(jì),OA842和OA843 （Aolβ|Aolβ|＝1，照－20dB/decade|Aol|0dB120/20＝6decade，decade10106x200Hz200MHz。和圖中給出的一OPA8431的噪聲增益曲線，在|Aolβ|＝1使不穩(wěn)定的OPA843變得穩(wěn)定的方法有很多，比如改變主極點(diǎn)的位置，在1/β中加入極點(diǎn)我們提高1/β到3倍或約10dB時(shí)，|Aolβ|＝0dB處的相位余量就可以輕松達(dá)到60度，從而獲得一個(gè)穩(wěn)定的系統(tǒng)。所以，OPA843被描述為一只增益大于3時(shí)穩(wěn)定的高速放大器。OPA843withNoiseGain=從ADC的輸出端，周期性地大量轉(zhuǎn)換數(shù)據(jù)，可以作出一個(gè)FFT（快速傅里葉轉(zhuǎn)換）頻譜圖。ADC的制造商通常在里使用一個(gè)單頻、滿量程輸入的正弦信號(hào)來(lái)給范圍是線性的，范圍從01/2ADC的采樣頻率，依次等分。1.12bit4096100KHz,fin針對(duì)一個(gè)輸入9.9KHz、采200KHz的12bitADC作出1所示FFT（總諧波失真）和平均噪聲基底。SNR（B）ADC噪聲性能的有效方法，SNR指的是信號(hào)功率和噪聲功率的比值。FFTSNR的計(jì)算包括了各個(gè)噪聲源：ADC的量化噪聲，ADC的噪聲，參考電壓的噪聲以及驅(qū)動(dòng)放大器的噪聲。計(jì)算SNR的上限為：6.02n+1.76dB，其中n是ADC的位數(shù)。THD（C）衡量的是系統(tǒng)的失真度。THD是指，各諧波分量功率之和，比上輸入基頻大部分的制造商選用前七個(gè)或九個(gè)諧波分量來(lái)計(jì)算THD的值。ADC。電路的其它部分同樣可能會(huì)引起入噪聲，比如數(shù)字電路的時(shí)鐘或主頻，同樣可能在FFT結(jié)果中產(chǎn)生毛刺。用頻譜分量之下?？紤]到這一點(diǎn)，計(jì)算FFT平均噪底的理論公式為：6.02n1.76dB10log3M/ENBW12比特的轉(zhuǎn)換器比較合理的采樣點(diǎn)數(shù)為4096.“FFTApplicationsforTDSOscilloscopes,”Tektronix,April6,“C24xFastFourierTransform(FFT)Library,”TexasADC的信噪比的表達(dá)式為：6.02N+1.76dB（不包SNR這一指標(biāo)的兩個(gè)重要問(wèn)題了：1.這個(gè)理想表達(dá)式是從何而來(lái)的？2.對(duì)于一個(gè)實(shí)際的ADC而言，如何測(cè)量SNR的值？log1020dB形式的SNR的值。正如我上面所提到的，一ADC的信噪比等于6.02N+1.76dBNADC的比特?cái)?shù)。22ADC的滿幅度量程除以。如果ADC1，你可以將信噪比的等式轉(zhuǎn)換22為用比特?cái)?shù)表示：信號(hào)有效值=2(N1)

（1LSB所有ADC都會(huì)由量化誤差而產(chǎn)生量化噪聲在理想情況下，ADC的唯一噪聲來(lái)源是 3非線性誤差的理想ADC。現(xiàn)在我們需要確定的是1LSB的有效值。我們可以認(rèn)為量化誤差 33噪聲有效值=LSB/ q3

SNR（dB）=20log信號(hào)有效 2N-1 20 6.02N1 2ADC1/3，在這種情況下，信號(hào)有效值才準(zhǔn)確等于信號(hào)幅度除以。21.12BitADCFFT1FFTADCSNRSNR的計(jì)算表達(dá)式中，分母上沒(méi)有包含基頻輸入信號(hào)及其倍頻信號(hào)（諧波19.8KHz，29.7KHz等等。在計(jì)算跟理想的74dB的值比較接近（見(jiàn)譯者注。譯者區(qū)別在于，計(jì)算SNR的時(shí)候我們不把諧波能量計(jì)算到噪聲中去：SNR10log(Ps，這里，Ps是基波信號(hào)功率，P NSINAD10log10

因此，你可以利用采樣得到的數(shù)據(jù)來(lái)估計(jì)你自己的ADC電路有多好。盡管數(shù)學(xué)技巧不那么好，理論上16位的轉(zhuǎn)換器對(duì)應(yīng)的SNR為98.08dB。但是，當(dāng)84dB95dB。生產(chǎn)商在他們數(shù)據(jù)98dB（除非我算錯(cuò)了16位轉(zhuǎn)換器的95dB的值要高。那么，相差的位數(shù)哪去了呢？6.02N+1.76SNR2的大小。因?yàn)閷⒎宸逯敌盘?hào)轉(zhuǎn)化為均方根形式，就將其除以2ADC的信號(hào)均方根2LSB的值。因此，ADC的每一位將有±1/2LSB的不確定性（ADC的數(shù)字輸出在±1/2LSB的范圍內(nèi)不會(huì)改變。這個(gè)誤差響應(yīng)理想狀態(tài)下應(yīng)為三角波（ADC不存3DNL信號(hào)的幅度除以。所以，噪聲的均方根33RMSNoise(LSB2 q 3(2(N1)q)/2q/(2(N1)q)/2q/ )6.02N回到原來(lái)的問(wèn)題，相差的位數(shù)到那里去了呢？ADC廠商熱情的解釋有效位數(shù)減小的現(xiàn)SNR20 RMS10RMS(THD20log

((10HD2/20)210HD3/20)210HD4/20)2，其中HDx是第xTHD10log(PHD)，這里，Ps是基波信號(hào)的功率 S8(10SNR/1010THD/10型轉(zhuǎn)換器，SINADSNR6.02N+1.76dB。對(duì)于Σ-Δ轉(zhuǎn)換器，SINAD6.02N+1.76dB+10log10(fs/(2BWfs是轉(zhuǎn)換器的采樣頻率，BW是(10SNR/1010THD/10SINAD20 SINAD10

這里，Ps是基波信號(hào)功率，PN是所有噪聲頻率分量的功率之和，PD是所有失真頻率分用的結(jié)果，不論是SAR,pipeline還是Σ-Δ轉(zhuǎn)換器，也不論第一頁(yè)的提到的位數(shù)是HDx10logPHDx，這里Ps是基波信號(hào)的功率 10 PS

(10log ))/(10log ))/P(10log ))/P(10log ))/P)2)2)2((PHD2)((PHD2)1/2)2((PHD3)1/2)2((PHD4)1/2)2 10log(PHD2PHD3PHD4...PHDxS2.dBdB是沒(méi)有dBdecibel,可以分解為兩個(gè)詞語(yǔ)，deci10），所以dBa=10log10(P1/P2)。 a10log(PP20log((U2R1 a=20log10(U1/U2)dBFS以滿量程輸入為基準(zhǔn)，描述待測(cè)值與基準(zhǔn)的比例關(guān)系；FSFullScale；dBc:以載波輸入為基準(zhǔn)，描述待測(cè)值與基準(zhǔn)的比例關(guān)系；c代表載波，carrier；輸入通常不會(huì)完全達(dá)到滿量程，所以dBc通常會(huì)小于dBFS。以SFDR為例：；或dBm1mW0dB50歐負(fù)20dBm20dBm＝10log10(Pout/1mWPout=0.1W,50歐在日全食的開(kāi)始和結(jié)尾階段，可見(jiàn)的猶如光珠。這些光叫做貝利珠，以英國(guó)天文發(fā)生的時(shí)候，你不能看到整個(gè)圖像，但的事正在發(fā)生。同樣，ENOB（有效位）只描述了ADC的一部分：噪聲和失真，但不能描述ADC的精確度。10SNR/10特性。加之，ENOBADCAC速傅里葉變換）AC環(huán)境里，可SINAD（信號(hào)與噪聲和失真比）ENOB。SINADTHD+N（總諧波失10SNR/10SINAD(dB)20ENOB(SINAD1.76)/SNR。使用以下SINADENOB：ENOBSINAD1.76)6.02。關(guān)于這個(gè)簡(jiǎn)單的公式DCENOBADC的數(shù)字輸出。它能表現(xiàn)輸入DC信號(hào)的平均值和轉(zhuǎn)換器的噪聲。對(duì)過(guò)采樣或者Δ-Σ型轉(zhuǎn)換器最常見(jiàn)的衡量方法是計(jì)DCΔ-Σ型轉(zhuǎn)換器并且記錄log（σσN是轉(zhuǎn)換器位數(shù)。對(duì)于Δ-Σ型轉(zhuǎn)換器，ENOB或者有效位會(huì)隨著過(guò)采樣率或數(shù)字抽取率的ACENOBSINAD來(lái)計(jì)算，SINAD是SNRTHD的合。AC衡量是動(dòng)態(tài)的，需要正弦信號(hào)輸入。這個(gè)計(jì)算公式可以用在不同的轉(zhuǎn)換器結(jié)構(gòu)中，如SAR、Δ-Σ、pipeline和flash型。ENOB去做決定時(shí)，花點(diǎn)時(shí)間想想你的日全食貝利珠。在為你的應(yīng)用挑選使用最有效最有用的轉(zhuǎn)換器時(shí)，ENOB可能會(huì)產(chǎn)生誤導(dǎo)。譯者計(jì)算出的ENOB更能描述ADC的性能，常用的工具為FFT圖；而當(dāng)直流信號(hào)（如壓直流時(shí)ADC輸出數(shù)字碼分布范圍的柱狀圖。ADCADC輸出編碼等于輸入電壓的AD轉(zhuǎn)換的結(jié)果具有可重復(fù)性？是不是在電路沒(méi)有發(fā)生改變的情況下，ADC的每一次轉(zhuǎn)換結(jié)果都是具有可重復(fù)性的？理論上，對(duì)于一個(gè)固定的輸入電壓，ADC的每?jī)蓚€(gè)相鄰數(shù)字編碼輸出之間的轉(zhuǎn)換過(guò)渡1中，轉(zhuǎn)換點(diǎn)發(fā)生在一個(gè)特定的輸入電壓導(dǎo)致輸出編碼從一個(gè)到其相鄰的下一個(gè)跳變時(shí)，受13ADC16ADC去做1024個(gè)采樣值，在輸出結(jié)果中會(huì)存在多個(gè)不同Baker,Bonnie,“Anticipatetheaccuracyofyourconverter,”EDN,March18,2004,pgMitra,Sumit,StanD’Souza,andRussCooper,“Usingthe og-to-Digital(A/D)Converter,”AN546,MicrochipTechnologyInc. 將一個(gè)或者外部的DC一當(dāng)你了里涉問(wèn)及些的慮般，理含的DC是（R型D的（部分430含有16位aga型D。對(duì)于一個(gè)R型DC，都得不到最好的輸出。當(dāng)然可以很容易的通過(guò)硬件方法對(duì)付這些問(wèn)題，但是本文將重點(diǎn)關(guān)注通過(guò)修改軟件的方法來(lái)實(shí)現(xiàn)。圖1用來(lái)確定高信號(hào)源阻抗、開(kāi)關(guān)電阻和采樣積分電容對(duì)SARADC的影響的工作模通常可以達(dá)到數(shù)千歐姆。信號(hào)經(jīng)過(guò)Rs后進(jìn)入ADC的模擬輸入端。RSWITCHCSAMPLECSAMPLERsRSWITCHtRC(RSRSWITCH)

(RSRSWITCH)CSAMPLE112ADC來(lái)?yè)Q算，如表1，當(dāng)采樣電容上的電壓為輸入電壓值的99.32%時(shí)，將有0.68%（percentagetogo）0.68%7.2ADC的分辨率一1致。所以換算公式為log2Percentagetogo1ADCADC的精度降低。舉個(gè)例子，一個(gè)采樣時(shí)間1.5個(gè)時(shí)鐘周期的12ADC，在時(shí)鐘頻率為2MHz時(shí)折算出的采樣時(shí)間為750ns。對(duì)比表1，當(dāng)RS為0時(shí)，采樣電容上能獲得遠(yuǎn)高于12位的精度，采樣時(shí)間5KΩ13bits精度，如何讀表1中，RSWITCHCSAMPLE1RS0，得到單個(gè)時(shí)間常數(shù)的值為25ns,接著作者給出在時(shí)間常數(shù)的倍數(shù)段時(shí)間里采樣電容上獲得的電壓值占輸入電壓的125ns,7.2位的水平，這與你使用的RS變大時(shí)，時(shí)間常數(shù)將跟著變大，所需的采樣時(shí)間需要相應(yīng)的加長(zhǎng)來(lái)使得CSAMPLE上獲得足夠的精度。比如，作者提出了RS5K歐姆：這時(shí)的單位時(shí)間常數(shù)6kΩ*25pF＝150ns，你就在1150nsRS0時(shí)的單位時(shí)間25ns，再131.5上包含采樣和保持兩個(gè)階段：在采樣階段，ADC保存模擬輸入電壓，所需的時(shí)間為采樣時(shí)；在保持階段，電壓轉(zhuǎn)換為數(shù)字輸出，所需的時(shí)間為轉(zhuǎn)換時(shí)間(ConversionTimeTCONV)。因此這里說(shuō)的采樣TSMPLTCONV主要有兩種方式：一種是用usns來(lái)描述，這最為直接，很容易TSMPL也能保證足夠的精度，這種描述方式在無(wú)轉(zhuǎn)換時(shí)鐘的SARADC中較為常見(jiàn)（利用外部SCLK定義，某些內(nèi)建轉(zhuǎn)換時(shí)鐘的SARADC也會(huì)通過(guò)時(shí)鐘的周期數(shù)來(lái)定義TSMPL和TCONV。這種沒(méi)有時(shí)鐘的SARADC將依賴于SPI接口的串行輸入時(shí)鐘DCLOCK進(jìn)行定1.52個(gè)DCLOCK13個(gè)時(shí)鐘來(lái)完成逐次漸進(jìn)比較和數(shù)據(jù)輸出（在這13個(gè)時(shí)鐘中，第一個(gè)時(shí)鐘的上升沿用來(lái)進(jìn)行最MSB的比較，并在第一個(gè)時(shí)MSB，圖 ADS7822的時(shí)序圖清晰的了TSMPL和TCONV,前1.5個(gè)時(shí)鐘周期（前提是DCLOCKRC13個(gè)時(shí)鐘周期用來(lái)逐次漸ADS782215個(gè)時(shí)鐘來(lái)完成采樣，如果使用標(biāo)準(zhǔn)的SARADCADS7822大體一致，只是在輸出數(shù)據(jù)的補(bǔ)零上略有不同。比一些SARADC，如ADS7886，在2個(gè)時(shí)鐘周期的采樣時(shí)間還一個(gè)完整的采樣周期（2tCYCCS信號(hào)為高電平的時(shí)間）16個(gè)串行200KSPS200K*16=3.2MHz，ADC的位數(shù)和速度增加的時(shí)候，對(duì)單片機(jī)的數(shù)4MS（ADS7881，64MHzSPIDSP能滿足設(shè)2MSPSSARADC就會(huì)采用并行接口，這時(shí)，由于不再有外部Clock,CCLK），如下圖是內(nèi)建轉(zhuǎn)換時(shí)鐘的SARADC的典型框圖：精度；在CONVST的下降沿處，輸入開(kāi)關(guān)斷開(kāi)，ADS8422進(jìn)入保持（轉(zhuǎn)換）階段，的狀態(tài)，只需保證CONVST20ns并且CONVST250ns即可，狀態(tài)時(shí)，BUSY的下降沿和持續(xù)低電平指示新的轉(zhuǎn)換結(jié)果已經(jīng)生成，因此可以利用BUSY輸出來(lái)觸發(fā)處理器中斷，并利用RD信號(hào)并行輸出數(shù)據(jù)。16SARADC，為了簡(jiǎn)化數(shù)據(jù)輸出接ADS8319為例：ADS8319的一種數(shù)據(jù)輸出時(shí)序（3wirewithoutbusyindicatorCONVST和占空比可由TIMER來(lái)產(chǎn)生，然后切換到低電平進(jìn)行數(shù)據(jù)。需要注意的是CONVSTADS8319只是根據(jù)CONVERSION-ACQUISITION切換時(shí)鐘的下降沿處CONVST信號(hào)的電平高低來(lái)決定是否在SDO上輸出一個(gè)busyindicator。在CONVERSION-ACQUISITION切換時(shí)鐘的下降沿處，ADC進(jìn)入采樣階段，典型的最小采樣時(shí)間為600ns（CONVST信號(hào)的上升沿控制采樣狀態(tài)到轉(zhuǎn)換狀態(tài)的切換最小采樣周期為2000ns，即500KSPS的采樣率。在采樣階段ADC的時(shí)鐘停止工作，SCLKSCLK16個(gè)CONVST1500ns500ns，從而達(dá)到500KSPS的采樣率。 “尋找一個(gè)不會(huì)破壞ADC原有性能的運(yùn)放已經(jīng)夠令人頭疼了，但我們同時(shí)還要在為驅(qū)動(dòng)SAR（逐次比較型）ADC，電容充電型ADC，和C-DAC（電容性數(shù)據(jù)轉(zhuǎn)換器）而頭SAR-ADC看起來(lái)是一個(gè)簡(jiǎn)單的任務(wù)，好像只要選一個(gè)帶寬符ADCADC相連就可以了。但是不ADC輸入端電荷注入效應(yīng)從而導(dǎo)致AD輸出確的結(jié)果。ADCSAR-ADC的輸入端進(jìn)行建ADC電路決定。電壓采樣開(kāi)始的時(shí)候，S2S1S1閉合的時(shí)候，驅(qū)動(dòng)電需要從驅(qū)動(dòng)電路汲取足夠的電荷量給CSH，使得系統(tǒng)達(dá)到1/2-LSB的精度范圍之內(nèi)。ADC采樣時(shí)間的要求[3]RINCIN時(shí)間常數(shù)相匹配的運(yùn)算SAR-ADCADC輸入端接一個(gè)運(yùn)算放大ADADCSwager,AnneWatson,“EvolvingADCsdemandmorefromdriveamplifiers,”EDN,Sep29,1994,pg43, Green,Tim,“OperationalAmplifierStability,Part3of15:ROandROUT,”ogZone, Oljaca,Miro,andBonnieBaker,“StartwiththerightopampwhendrivingSARADCs,”EDN,Oct16,2008, SARADCDCAC壓的±0.5LSB128RSW×CSH?？糃INCSH進(jìn)行快速充電。設(shè)計(jì)這樣一個(gè)看似簡(jiǎn)單的電路，應(yīng)遵循以下方法。CIN須是銀云母（silvermica）電容或C0GCSHX7R，Z5U這樣有電壓和頻率“”效應(yīng)的電容，會(huì)降低ADC的總諧波失真。另外，CIN應(yīng)大于20倍CSH。接下來(lái)也穩(wěn)定到期望的精度。你可以通過(guò)測(cè)試驗(yàn)證其功能（參考1中有詳述。112-bitSARADC可能產(chǎn)生額外的噪聲和諧波失真。在這幅圖中，信噪比為69.76dBFS，總諧波失真為-63.34dBFS；而實(shí)際這款A(yù)DC能達(dá)到信噪比為71.82dBFS，總諧波失真為78.82dBFS。2SARADC輸入級(jí)結(jié)構(gòu)的是一個(gè)采樣保持電容CSH，它的前面是一個(gè)控制采樣時(shí)間的S1Klein,conferenceproceedings,2004.8位/10位/12位，1MSPS16位，1MSPS18位，600KSPS，串行輸出1增益誤差對(duì)ADC

) ) GEDCODE是數(shù)字輸出碼，VIN是輸入到轉(zhuǎn)換器的電壓，VOS是轉(zhuǎn)換器的失調(diào)電壓，VREF參考源的噪聲誤差是另一種麻煩，它會(huì)影響ADCSNR（信噪比）THD（總諧波22ADC接著你可以輸入一個(gè)正弦信號(hào)來(lái)觀察ADC系統(tǒng)的頻率響應(yīng)（SNRTHD。Oljaca,MiroandBillKlein,”ImprovedVoltageReferenceCircuits izeConverterPerformance”TexasInstrumentsWebinaronDemand: ADCLSB=±3LSB，ADCADC呢？根據(jù)以上的推論，由于過(guò)大的1或者全0的數(shù)據(jù)串。一般來(lái)說(shuō)，這個(gè)轉(zhuǎn)換器最先輸出的是最高比特位Bit是指LSB11位的位。但也有部分轉(zhuǎn)換器最先輸出的LSB。我MSB是最先輸出的，如圖1所示。第二位是MSB-1，即LSB+10；第三位是MSB-2,即LSB+9，以此類推。轉(zhuǎn)換器最終輸出MSB-11，即LSB。2 4096回到文章開(kāi)頭所提到的 4.096V12ADC這兩個(gè)參數(shù)表明轉(zhuǎn)換器轉(zhuǎn)換過(guò)程引入的最大誤差為8mV(或8個(gè)最小編碼單位)。但這LSB+7LSB值的八倍(8mV)。更準(zhǔn)確地說(shuō)，4,0968個(gè)編碼。丟失的可能是最低8LSB120至4,087408840950.2%的誤差是很小的。作為12ADC的精度問(wèn)題提供一個(gè)更為全面和譯者注 的失調(diào)誤差和增益誤失調(diào)誤差＝1LSB的3bitADC的傳遞函 具有增益誤差的3bitADC的傳遞函失調(diào)誤差為1B的3位DYX.5B000到0）B3位D轉(zhuǎn)換函數(shù)曲線時(shí)，在滿量程處的偏差。增益誤差通常被表示成滿量程的百分比（%R）,也常用B在ADC允許的輸入范圍內(nèi)，理想情況下ADC量化得到的數(shù)字輸出為Dideal，由于存在失A（LSB為單位）B（%FSR為單位）ADC實(shí)際的數(shù)字輸出為DActual=A+B*DidealDActualDidealADC而言，常用的方法是先將ADC輸入接地，使得Dideal為0，可以通過(guò)DActual可得到失調(diào)AA不受增益誤差的影響。然后挑選一個(gè)合適的接近ADC滿量程ADCDideal接近滿量程輸出（12FSR=5V的ADC可以取模擬輸入電壓為4.8VDideal＝3932，從ADC輸出的DActual中先消去失調(diào)誤差A(yù)B的值，從上圖右中我們可以看到之所以在接近滿量程處據(jù)誤差的主導(dǎo)地位，應(yīng)仔細(xì)ADC輸出誤差的主要來(lái)源再做相應(yīng)的處理。ADC的采樣頻率時(shí)，我就會(huì)用奈奎斯特定律來(lái)解釋采樣系統(tǒng)的精ADC的前面會(huì)使用一個(gè)低通、抗混疊濾波器。這種ADC采樣擾現(xiàn)象（2倍，這樣的數(shù)字化系統(tǒng)將儀。注意帶寬和頻率的區(qū)別fsigfcar。在這樣的系統(tǒng)中，模擬帶你選擇高階的濾波器，那么fsig的帶寬就會(huì)減小。 f2f是 利用第一個(gè)公式，假定采樣頻率為fsig的兩倍，計(jì)算出一個(gè)初步的fsample。然后，Z的值。這樣計(jì)算出公式中，重新計(jì)算出fsample的值 樣頻率，計(jì)算出fsample等于7.18MHz（譯者注1：理論上7MSPS已經(jīng)滿足要求，但為了ADC必須能夠允許接受頻率大于采樣速率的信號(hào)（2：通過(guò)閱讀中ADC的-3dB模擬輸入帶寬來(lái)確定，比如ADS7881和ADS803124MSPS的ADC，ADS803的-3dB200MHzSARADS7881為Baker,Bonnie,"Filtering?Beforeorafter?,"EDN,Feb20,2003,pgKester,Walt,TheDonversionHandbook,Elsevier,ISBN0-7506-"PuttingUndersamplingtoWork,"Pentek 譯者Delta-SigmaADC對(duì)低通信號(hào)進(jìn)行過(guò)采樣情況類似，只中的ProcessingGain）為：ProcessingGain=10log10(fsamplefsig)，這里fsampleADC的采樣頻率fsig為感興趣信號(hào)的帶寬。也即使采樣率提高一倍，采樣后帶內(nèi)信號(hào)的SNR將提高6dB。約束，我們向大學(xué)推薦下面這些不需申請(qǐng)證的器件，的高速ADC信息請(qǐng)：.cn/homep器簡(jiǎn)雙路1065MSPS流水線型1040MSPS流水線型1075MSPS流水線型125MSPS流水線型1220MSPS流水線型1410MSPS流水線型雙路11125MSPS，SNR@Boost=77雙路11200MSPS，SNR@Boost=79雙路11125MSPS，CMOSorDDRLVDS輸雙路11200MSPS，CMOSorDDRLVDS輸12105MSPS，CMOSorDDRLVDS輸雙路12105MSPS，CMOSorDDRLVDS輸1280MSPS，CMOSorDDRLVDS輸雙路1280MSPS，CMOSorDDRLVDS輸1265MSPS，CMOSorDDRLVDS輸雙路1265MSPS，CMOSorDDRLVDS輸帶寬，ADS5424的優(yōu)化性能帶寬大致為500MHz.（jitter孔徑抖動(dòng)和采樣時(shí)鐘的抖動(dòng)，這也是現(xiàn)代流水12－14ADCENOB12位的根本原因（TI新推出的16100MSPS＋的數(shù)據(jù)轉(zhuǎn)換器的ENOB可以接近13位。大降低，而可重復(fù)性就決定了ADC的頻域性能。因此頻域性能受Jitter的影響非常大。150fsjitterTI的事情去盡量減小它。我們能干預(yù)的是外部采樣時(shí)鐘的抖動(dòng)性能。那么我們需要一個(gè)質(zhì)量多好的外部時(shí)鐘？比如對(duì)第一步，根據(jù)經(jīng)典公式，推出允許的Jittertotal的表達(dá)式： (10^(SNR[dBc]/20))/2503fs!503fs10^70202第三步 與孔徑抖動(dòng)和采樣時(shí)鐘抖動(dòng)的關(guān)系如下(Jittertotal)2=(jitterADC)2+ )^2 )^2 JitterCLOCK=[(503e-15)^2–(105e-15)^2]^0.5=樣抖動(dòng)400fs1.6ps的采樣抖動(dòng)將使信噪比較低到60dB10位不到的ADCFPGADSP50ps就已經(jīng)非常不錯(cuò)了，這樣的時(shí)鐘質(zhì)量驅(qū)動(dòng)數(shù)字電路不會(huì)有太大問(wèn)題，但驅(qū)動(dòng)ADC用于高中頻信號(hào)的欠采樣，萬(wàn)萬(wàn)不可。采用PLL和外部高質(zhì)量VCO，利用PLL的環(huán)路濾波器減小輸入?yún)⒖紩r(shí)鐘的寬帶噪聲對(duì)CleanerPLL+VCO+時(shí)鐘分配CDCM7005是一款內(nèi)置PLL的時(shí)鐘分配，它控制外部VCXO產(chǎn)生491.52MHz的器簡(jiǎn)2內(nèi)置PLL，5輸出，峰峰值60ps抖動(dòng)，最大輸出CMOS輸出，電腦主板及多系統(tǒng)時(shí)鐘方集成PLL的超低器簡(jiǎn)2內(nèi)置PLL，5輸出，峰峰值60ps抖動(dòng)，最大輸出CMOS輸出，電腦主板及多系統(tǒng)時(shí)鐘方集成PLL的超低附加抖動(dòng)，5輸出同步時(shí)鐘分配PLLVCOPLLVCO的低抖動(dòng)（500fs）時(shí)鐘發(fā)生器,，最大輸出HighPerformanceInteger-NPLLFrequencyTRF3761-集成VCO的PLL，輸出范圍1.92G-2.05G，1/2/4可選分頻輸?shù)臅r(shí)鐘解決方案請(qǐng) .cn/homeptJCLOCK2tJADC轉(zhuǎn)換器的熱噪聲和系統(tǒng)的抖動(dòng)。ADC量化噪聲和熱噪聲會(huì)直接影響到轉(zhuǎn)換器的SNR（信噪比AD轉(zhuǎn)換器來(lái)控制它們的大小。系統(tǒng)抖動(dòng)發(fā)生的來(lái)源是ADC輸入級(jí)tJCLOCK2tJADC干的抖動(dòng)噪聲源，即tjitter

，單位為皮秒的開(kāi)方，其中tjitter是系統(tǒng)的抖動(dòng)，tJCLOCK是ADC外部時(shí)鐘的抖動(dòng)，tJADC是ADC輸入級(jí)采樣開(kāi)關(guān)產(chǎn)生的抖動(dòng)?？讖蕉秳?dòng)AD性會(huì)影響AD轉(zhuǎn)換的SNR。理論上，因時(shí)鐘或ADC采樣架構(gòu)而產(chǎn)生的抖動(dòng)對(duì)SNR的影響是：SNR(dBc)20log102fintjitter，其中fin是輸入模擬信號(hào)的頻率。因此，欠采樣系統(tǒng)需要一個(gè)低抖動(dòng)低噪聲的時(shí)鐘來(lái)驅(qū)動(dòng)ADC，這種時(shí)鐘可以是數(shù)字時(shí)達(dá)到或超過(guò)約1V/nsec（1V/納秒）的水平，正弦信號(hào)時(shí)鐘通常這個(gè)要求。另外，框圖，但在DAC方面，情況卻并非如此。多數(shù)情況下，應(yīng)聘者只能告訴我，數(shù)字信號(hào)進(jìn)，如圖1所示。這種結(jié)構(gòu)能完成高電壓輸出。MDAC廠商能設(shè)計(jì)高精度（16-bit）的器件，1LSB積分非線性和微分非線性誤差。MDAC還要求外置一只快速建立時(shí)間（0.3R2RDAC1bR2RDAC中，每個(gè)單刀雙擲開(kāi)2RVref-hVref-l。這種結(jié)構(gòu)生產(chǎn)工藝相對(duì)簡(jiǎn)單。R2R結(jié)構(gòu)具有一條并行數(shù)據(jù)輸入總線。對(duì)于帶有串行接口器件而言，在DAC進(jìn)行數(shù)據(jù)轉(zhuǎn)換之前，使用內(nèi)DACR2RDACMDAC一樣，通常具有出色的低噪聲、INL以及DNL性能，而且具有不錯(cuò)的建立時(shí)間。圖顯示了1個(gè)3-bit電阻串型DAC的模型，此處的數(shù)字輸入編碼為101b，為5/8Vref。輸出緩沖器電阻元件與輸出負(fù)載。電阻串DAC可確保在整個(gè)輸入編碼（ontonicitDAC。但是，INL性能取決于電阻陣列匹配，并受布局影響較大；而且電阻串DAC的噪聲也取決于電阻串陣列的熱噪聲，而且噪聲相對(duì)較高（因?yàn)檩^R-2R型DAC而言，電阻串DAC的電阻數(shù)量較多。1DAC的典型結(jié)構(gòu)：(aR-2RMDAC；(b)反向R-2RDAC(c)電阻串譯者注 信息可以參考TIR-2R和R-StringDAC7811/7821/7822:串行單通道/并行單通道/DAC880x:14位乘法器型R-2RDAC，VREF可至±18V/10MHz，電流輸出：DAC8801/8802/8803:串行單通道/雙通道/DAC8806/8805：DAC8811/8812/8814:串行單通道/雙通道/DAC8881:16位（單調(diào)/無(wú)失碼）DAC，電壓輸出；DAC883x:16位電壓輸出DAC，電壓輸出；以上為R-2RDAC，以下為R-StringDACTLV56xx:8位、10位、12R-StringDAC；TLV5616/5618A:串行輸入SOIC-8,外部參考源,單通道/TLV5636/5638:串行輸入SOIC-8,內(nèi)/外部參考源,單通道/DACVOUT=a+bVINa是失調(diào)誤差，bDAC相比具需要一個(gè)比DAC高四倍分辨率的ADC。這種方法適合于具有8，10，12或者14位分辨率DAC16位DACCORINLVINLVINLWVX/VW如果VW等于一個(gè)整數(shù)并且是2的乘方，那么就可以通過(guò)右移數(shù)據(jù)完成除法運(yùn)算，從而改善，這里共使用1024組數(shù)據(jù)，每組數(shù)據(jù)為64個(gè)。圖1（a）中16位的電阻串型DAC的INL變化可以達(dá)到幾十個(gè)LSB；（b）每組64個(gè)數(shù)據(jù)的矯正方法（1024組，共65536點(diǎn)INL誤差的跳變（譯者注：這里指開(kāi)關(guān)的跳變比如R2R結(jié)構(gòu)的DAC在這種情況下反而會(huì)降DACDAC最適合于這種技術(shù)，因?yàn)槠涔逃械膯握{(diào)性（這種技術(shù)必須的條件）以及代碼之間的跳變與其他拓?fù)浣Y(jié)構(gòu)的DAC相比具有更小的相關(guān)性。在大部分系統(tǒng)里面，DAC（glitch）是可以DACbit間的變化是平滑的，畢竟，輸入端兩個(gè)連續(xù)碼字?jǐn)?shù)據(jù)的信號(hào)經(jīng)過(guò)DAC轉(zhuǎn)換后輸出的兩個(gè)電壓的差值僅僅等于一個(gè)LSB。刺出現(xiàn)在輸出電壓幅度為滿量程電壓的四分之一時(shí)和四分之三時(shí)（譯者注：即3FFF跳變?yōu)镈AC的毛刺通常是由DAC的電容充放電效應(yīng)或開(kāi)關(guān)異步通斷造成的。如果電荷注入發(fā)生在開(kāi)關(guān)門電路的寄生電容上，DAC毛刺的形狀將是兩個(gè)脈沖（如圖2a所示）。R2R的（如圖2b所示），這是由于開(kāi)關(guān)電路異步翻轉(zhuǎn)造成的（譯者注：在時(shí)序設(shè)計(jì)時(shí)，開(kāi)阻串結(jié)構(gòu)的DAC經(jīng)常產(chǎn)生這種單脈沖毛刺。(b)DAC產(chǎn)生的一個(gè)過(guò)沖毛刺脈沖串型DAC。-ADC簡(jiǎn)介第一△-∑ADC可以非常理想的轉(zhuǎn)換從直流到幾兆赫茲的信號(hào)，并且能夠得到很高的分辨頻正弦信號(hào)作為△-11bit的ADC對(duì)輸入信號(hào)進(jìn)行采樣，產(chǎn)生粗糙的量化輸出信號(hào)。調(diào)制器把模擬輸入信號(hào)轉(zhuǎn)換成了高波器來(lái)降低輸出數(shù)據(jù)的速度。數(shù)字/抽取濾波器對(duì)調(diào)制器的高速1bit數(shù)據(jù)流進(jìn)行濾波，形成Baker,RJacob,CMOSMixed-SignalCircuitDesign:VolumeII,JohnWiley&Sons,2002,ISBN:0471227544.-∑ADC簡(jiǎn)介：調(diào)△-1bit碼流，這是由于輸入信號(hào)通過(guò)高如圖1所示。（斜坡信號(hào)）送入到比較器（1bit的模數(shù)轉(zhuǎn)換器)中，積分結(jié)果被轉(zhuǎn)換成“1”或者“0”的數(shù)字信號(hào)。在系統(tǒng)時(shí)鐘下，ADC1位的數(shù)字信號(hào)送到調(diào)制器的輸出，與此同時(shí)，通過(guò)反饋環(huán)路，把該數(shù)字信號(hào)送入1位的DAC的輸入端。Baker,Bonnie,“Delta-sigmaADCsinanuts,”EDN,Dec14,2007,pgBaker,RJ,CMOSmixed-signalcircuitdesign,Wiley&Sons,ISBN0471227544,May△-∑ADC簡(jiǎn)介：抽取濾接在△-∑調(diào)制器后面的模塊是數(shù)字/1bit碼流進(jìn)行濾1顯示了信號(hào)在數(shù)字/抽取濾波器傳輸過(guò)程中的變化情況。數(shù)字濾波器的工作頻率與調(diào)制器的采樣速率是相同的（1a所示。可以看出，24位的代碼流與原始信號(hào)（參見(jiàn)12部分）波形一致。時(shí)域模型下，數(shù)字濾波器不僅降低了△-∑轉(zhuǎn)換器的噪聲從而聲整形到高頻處，濾除高頻噪聲即可實(shí)現(xiàn)低頻處的采樣精度提升（如圖1b所示。 1：數(shù)字濾波器輸出端產(chǎn)生一個(gè)高分辨率的結(jié)果（a），同時(shí)抑制了高頻噪聲（b）。抽取濾波器降低了輸出碼率如圖1K24KKK在頻域中，你會(huì)發(fā)現(xiàn)數(shù)字/抽取濾波器對(duì)于信號(hào)來(lái)說(shuō)是個(gè)低通濾波器（1b所示。Baker,RJacob,CMOSMixed-SignalCircuitDesign:VolumeII,JohnWiley&Sons, 本篇是介紹△-∑ADC基本工作原理的最后一部分。前面的講述中，你已經(jīng)了解求和器、積分器和負(fù)反饋電路來(lái)實(shí)現(xiàn)過(guò)采樣系統(tǒng)。你也了解到了數(shù)字/抽取濾波器的工1，2和3節(jié)。1a。0~FD0~FD內(nèi)噪聲水平較低使得有效位數(shù)FD增加了轉(zhuǎn)換器的輸出數(shù)據(jù)吞吐率，卻降低了有效位數(shù)：盡管從調(diào)制圖1c給出了一個(gè)采樣ADC抽取率與有效位數(shù)之間的關(guān)系示意圖。 圖Baker,Bonnie,“Delta-sigmaADCsinanuts,”EDN,Dec14,2007,pgBaker,Bonnie,“Delta-sigmaADCsinanuts ,part2:themodulator,”EDN,Jan24,2008,pg24, Baker,Bonnie,“Delta-sigmaADCsinanuts ,part3:thedigital/decimatorfilter,”Feb21,2008,pg24, Antoniou,Andreas,DigitalFilters:ysisandDesign,SecondEdition,McGraw-Hill,May15,2000,ISBN0070021171.Baker,RJacob,CMOSMixed-SignalCircuitDesign:VolumeII,JohnWiley&Sons,2002,ISBN:0471227544.SAR型與高速△-∑ADC基 技術(shù) 的采樣率已經(jīng)趕上 （successive-approximation-register，逐次漸進(jìn)近）型ADC。不僅在100kHz到1MHz的采總諧波失真)SARDelta-sigmaADC在直流和交過(guò)程。ADC時(shí)延是從轉(zhuǎn)換器兩次模擬信號(hào)之間的時(shí)間間隔，包括生成輸出數(shù)據(jù)所需的時(shí)間。SAR轉(zhuǎn)換器的時(shí)延包括了信號(hào)“快照”和逐次近生成串行數(shù)據(jù)的時(shí)間。由于Delta-sigmaADCSARADC有較大的輸出數(shù)據(jù)延1所示，Delta-sigma轉(zhuǎn)換器在輸出數(shù)字代碼前為輸入信號(hào)提供了數(shù)字濾波，使得信號(hào)的隨機(jī)噪聲被平均化。由于Delta-sigmaADC比較高的過(guò)采樣時(shí)鐘，一般會(huì)比同速度的SAR型ADC消耗的功率。而Σ-ΔADC對(duì)一段時(shí)間內(nèi)的信號(hào)進(jìn)行平均，提供濾波功能相比之下，Delta-sigma使用更高的采樣率，并對(duì)多樣本進(jìn)行平均處理來(lái)獲得每一個(gè)轉(zhuǎn)換Delta-sigma里的這個(gè)內(nèi)建濾波器，所以能輕松的處理兩種結(jié)構(gòu)的轉(zhuǎn)換器還提供其他的好處。SARADC在輸入端能嵌入多路復(fù)用器和可編程增益放大器（PGADelta-sigmaADC不光有多路復(fù)用器和可編程增益放大器（PGA面上，怎么才能區(qū)分這些轉(zhuǎn)換器呢？SAR轉(zhuǎn)換器適合于需要快速反應(yīng)和低延時(shí)的應(yīng)用，比如，高速控制環(huán)路和多通道系統(tǒng)。Delta-sigma使用于需要高精度的場(chǎng)合，例如，器簡(jiǎn)10SPS/80SPS，50/60Hz陷波器，集成PGA，24位15SPS，50/60Hz陷波器，24位，集成PGA，4通40KSPS，24位ADC30KSPS，24位ADC，集成PGA，雙通道輸105KSPS，24位ADC四通道的16位128SPS單通道∑-△型ADC，I2C接口，集成1616通道125KSPS∑-△型164通道52KSPS同步采樣∑-△型SARADS7xxx:mAinly12bitsupto4MSPSupto8ADS8xxx:16 upto4MSPSupto8,ADS127x:DCAC精度24bitsupto8通道ADS123x/124x/125x:針對(duì)DC高精度應(yīng)用24bitupto40ksps/channelupto8ADS11xx:16bit∑-△ADC，upto52ksps/channelupto8 16位，大帶寬（upto5MHz）應(yīng)用,DC模擬濾波器讓-∑ADC更加△-∑型模數(shù)轉(zhuǎn)換器自帶的sinc（sinx/x）數(shù)字濾波器讓信號(hào)鏈里ADC前端復(fù)雜的抗混疊1圖1Sinc數(shù)字濾波器響應(yīng)被壓縮在0Hz附近，并且在調(diào)制頻率鏡像了輸出響1001DR=Fs/FD)，那么就需要考慮使用一個(gè)源低通濾波器方案，它的FD=1/2πRFLT*CFLT。由于這個(gè)濾波器是個(gè)簡(jiǎn)單的RC對(duì)：濾波器電阻生噪聲的1/3；濾波電容值CFLT至少應(yīng)該大于轉(zhuǎn)換器輸入電容值的20倍。電阻和電容的取值并沒(méi)有特別嚴(yán)格的要求，只要保證濾波器轉(zhuǎn)折頻率等于或者大于ADC的輸出數(shù)據(jù)速率。果。你可能在的ADC測(cè)試中不會(huì)遇到這些外部噪聲，但是你必須要預(yù)見(jiàn)到你的ADC系統(tǒng)將在復(fù)雜的實(shí)際環(huán)境中使用。在應(yīng)用現(xiàn)場(chǎng)，如果不采用抗混疊濾波器，外部干擾頻域分析幫助理解-ΣADC，這樣做我至少能得到基本的特性，比如輸入信號(hào)的采樣比如我能夠使用框圖（圖1a）來(lái)△-ΣADC中調(diào)制器的時(shí)序操作。差動(dòng)放大器將輸出（V2）為隨時(shí)間變化的電壓，斜率為正的或負(fù)的；在V2上升和下降過(guò)程中VREF1中，抽取濾波器模型是一個(gè)簡(jiǎn)單的均值濾波器。ADC的系統(tǒng)時(shí)鐘決定抽取濾1建立一個(gè)△-ΣADC時(shí)域模型（a）和頻域模型很多時(shí)候，ADC用戶會(huì)利用控制器或者處理器對(duì)轉(zhuǎn)換器的輸出結(jié)果使用平均算法。通11216位的精度需要44個(gè)采樣來(lái)平均化。44次方就是統(tǒng)的采樣量大小變化可以從2000（理想的無(wú)溫漂系統(tǒng)）到數(shù)百。如果對(duì)一個(gè)非理想的系統(tǒng)間誤差或的周期信號(hào)，比如50、60Hz工頻干擾。FIFO的工作方式，在每個(gè)時(shí)鐘上升沿累加最后進(jìn)來(lái)如4，8，16，這樣可以通過(guò)數(shù)據(jù)右移來(lái)實(shí)現(xiàn)除法運(yùn)算。一個(gè)高品質(zhì)的稱重傳感器可能擁有2mV/V的輸出轉(zhuǎn)換函數(shù)，這意味著對(duì)于每伏特的電最大的輸出是8.192mV。在一個(gè)12位的應(yīng)用中，對(duì)于一個(gè)家用體重秤，滿量程的一半可1/10008.192V99.999%4.4（參考1。在這個(gè)精度下，傳感器的LSB（最小分辨率）為8.192uVpp，或931nVRMS1即2.048V的滿量程信號(hào)。12位的