3、第三章邏輯門(mén)電路解讀課件

第三章邏輯門(mén)電路第三章邏輯門(mén)電路21、分立元件門(mén)電路2、TTL集成邏輯門(mén)電路4、MOS邏輯門(mén)3、其他類(lèi)型的TTL門(mén)電路21、分立元件門(mén)電路2、TTL集成邏輯門(mén)電路1、簡(jiǎn)單邏輯門(mén)電路實(shí)現(xiàn)"與"、"或"、"非"三種基本運(yùn)算的門(mén)電路稱為簡(jiǎn)單門(mén)電路。FAB&(a)FAB1(b)FA1(c)3.1概述在數(shù)字電路中，能夠?qū)崿F(xiàn)基本邏輯運(yùn)算及復(fù)合邏輯運(yùn)算功能的電路稱為邏輯門(mén)電路。1、簡(jiǎn)單邏輯門(mén)電路實(shí)現(xiàn)"與"、"或"、"非"三種基本運(yùn)算的門(mén)一、"與"門(mén)有兩個(gè)或兩個(gè)以上的輸入端、一個(gè)輸出端。右圖的邏輯表達(dá)式為

F＝ABFAB&

二、"或"門(mén)有兩個(gè)或兩個(gè)以上的輸入端，一個(gè)輸出端。右圖的邏輯表達(dá)式為

F＝A+BFAB1

三、"非"門(mén)

只有一個(gè)輸入端,一個(gè)輸出端。如右圖的邏輯表達(dá)式為AF1一、"與"門(mén)有兩個(gè)或兩個(gè)以上的輸入端、一個(gè)輸出端。右圖的邏輯3、第三章邏輯門(mén)電路解讀課件2、復(fù)合邏輯門(mén)電路復(fù)合門(mén)在邏輯功能上是簡(jiǎn)單邏輯門(mén)的組合，實(shí)際性能上有所提高。常用的復(fù)合門(mén)有"與非"門(mén)，"或非"門(mén)、"與或非"門(mén)和"異或"門(mén)等。FAB1(b)FAB&(a)FA1&BCD(c)FA=1(d)B2、復(fù)合邏輯門(mén)電路復(fù)合門(mén)在邏輯功能上是簡(jiǎn)單邏輯門(mén)的組合，實(shí)際一、"與非"門(mén)使用"與非"門(mén)可以實(shí)現(xiàn)"與"、"或"、"非"3種基本運(yùn)算,并可構(gòu)成任何邏輯電路,故稱為通用邏輯門(mén)。FAB&(a)F=A+B=A·BF=AB=A·BF=A一、"與非"門(mén)使用"與非"門(mén)可以實(shí)現(xiàn)"與"、"或"、"非"3二、"或非"門(mén)"或非"門(mén)也是一種通用門(mén)。FAB1(b)三、"與或非"門(mén)"與或非"門(mén)也是一種通用門(mén)。FA1&BCD(c)二、"或非"門(mén)"或非"門(mén)也是一種通用門(mén)。FAB1(b)三、FA=1(d)BFA=1(e)B“同或”運(yùn)算用符號(hào)表示，邏輯表達(dá)式為：“異或”運(yùn)算是一種特殊的邏輯運(yùn)算,用符號(hào)表示，邏輯表達(dá)式為：四、"異或"門(mén)FA=1(d)BFA=1(e)B“同或”運(yùn)算用符號(hào)表示，邏3、第三章邏輯門(mén)電路解讀課件kVCCVIVO輸入信號(hào)輸出信號(hào)

數(shù)字電路是二值邏輯電路，一般用高低電平來(lái)表示二值邏輯中的‘1’和‘0’兩種邏輯狀態(tài)。開(kāi)關(guān)電路（邏輯電路）中的開(kāi)關(guān)K由二極管或三極管電路構(gòu)成。在輸入電壓Vi的作用下，使二極管或三極管電路處于導(dǎo)通或截止?fàn)顟B(tài)。輸出電壓：

K閉合時(shí)，0K斷開(kāi)時(shí)，VCCkVCCVIVO輸入信號(hào)輸出信號(hào)數(shù)字電路是二值邏輯電若以高電平表示1，低電平表示0，則稱正邏輯若以高電平表示0，低電平表示1，則稱負(fù)邏輯10正邏輯01負(fù)邏輯一般采用正邏輯只要能判斷高低電平即可高電平下限低電平上限數(shù)字電路是二值邏輯電路。用高低電平表示“1”、“0”。若以高電平表示1，低電平表示0，則稱正邏輯若以高電平表示0，1、半導(dǎo)體的基礎(chǔ)知識(shí)3.2半導(dǎo)體管的開(kāi)關(guān)特性

按導(dǎo)電性能的不同，物質(zhì)可分為導(dǎo)體、絕緣體和半導(dǎo)體。目前用來(lái)制造電子器件的材料主要是硅(Si)、鍺(Ge)等，它們的導(dǎo)電能力介于導(dǎo)體和絕緣體之間，并且會(huì)隨溫度、光照或摻入某些雜質(zhì)而發(fā)生顯著變化。1、半導(dǎo)體的基礎(chǔ)知識(shí)3.2半導(dǎo)體管的開(kāi)關(guān)特性

純凈的單晶半導(dǎo)體稱為本征半導(dǎo)體。在本征半導(dǎo)體中，原子按一定間隔排列成有規(guī)律的空間點(diǎn)陣(稱為晶格)。原子間相距很近，價(jià)電子不僅受自身原子核的約束，還要受相鄰原子核的吸引，使每個(gè)價(jià)電子為相鄰原子所共有，形成共價(jià)鍵。這樣四個(gè)價(jià)電子與相鄰的四個(gè)原子中的價(jià)電子分別組成四對(duì)共價(jià)鍵，依靠共價(jià)鍵使晶體中的原子緊密地結(jié)合在一起。共價(jià)鍵中的電子，由于受到其原子核的吸引，不能在晶體中自由移動(dòng)，所以是束縛電子，不能參與導(dǎo)電。共價(jià)鍵結(jié)構(gòu)示意圖：純凈的單晶半導(dǎo)體稱為本征半導(dǎo)體。在本征半導(dǎo)體在本征半導(dǎo)體中，有選擇地?fù)饺肷倭科渌?，?huì)使其導(dǎo)電性能發(fā)生顯著變化。這些少量元素統(tǒng)稱為雜質(zhì)。摻入雜質(zhì)的半導(dǎo)體稱為雜質(zhì)半導(dǎo)體。根據(jù)摻入的雜質(zhì)不同，有N型半導(dǎo)體和P型半導(dǎo)體兩種。在本征硅(或鍺)中摻入少量的五價(jià)元素，如磷、砷等，就得到N型半導(dǎo)體。這時(shí)，雜質(zhì)原子替代了晶格中的某些硅原子，它的四個(gè)價(jià)電子和周?chē)膫€(gè)硅原子組成共價(jià)鍵，而多出一個(gè)價(jià)電子只能位于共價(jià)鍵之外。在本征硅(或鍺)中摻入少量的三價(jià)元素，如硼、鋁等，就得到P型半導(dǎo)體。這時(shí)雜質(zhì)原子替代了晶格中的某些硅原子，它的三個(gè)價(jià)電子和相鄰的四個(gè)硅原子組成共價(jià)鍵時(shí)，只有三個(gè)共價(jià)鍵是完整的，第四個(gè)共價(jià)鍵因缺少一個(gè)價(jià)電子而出現(xiàn)一個(gè)空位。在本征半導(dǎo)體中，有選擇地?fù)饺肷倭科渌兀瑫?huì)使其導(dǎo)電性能發(fā)生通過(guò)摻雜工藝，把本征硅(或鍺)片的一邊做成P型半導(dǎo)體，另一邊做成N型半導(dǎo)體，這樣在它們的交界面處會(huì)形成一個(gè)很薄的特殊物理層，稱為PN結(jié)。PN結(jié)是構(gòu)造半導(dǎo)體器件的基本單元。

P型半導(dǎo)體和N型半導(dǎo)體有機(jī)地結(jié)合在一起時(shí)，因P區(qū)一側(cè)空穴多，N區(qū)一側(cè)電子多，所以在它們的界面處存在空穴和電子的濃度差。于是P區(qū)中的空穴會(huì)向N區(qū)擴(kuò)散，并在N區(qū)被電子復(fù)合。而N區(qū)中的電子也會(huì)向P區(qū)擴(kuò)散，并在P區(qū)被空穴復(fù)合。結(jié)果在界面的兩側(cè)形成了由等量正、負(fù)離子組成的空間電荷區(qū)。通過(guò)摻雜工藝，把本征硅(或鍺)片的一邊做成P型半導(dǎo)體，另一邊2、晶體二極管的開(kāi)關(guān)特性晶體二極管是由PN結(jié)加上電極引線和管殼構(gòu)成的。符號(hào)中，接到P型區(qū)的引線稱為正極(或陽(yáng)極)，接到N型區(qū)的引線稱為負(fù)極(或陰極)。晶體二極管結(jié)構(gòu)示意圖及電路符號(hào)2、晶體二極管的開(kāi)關(guān)特性晶體二極管是由PN結(jié)加上電極引線和管正向特性：在二極管正向偏置且電壓較小時(shí)，外加電壓不足以克服PN結(jié)的內(nèi)電場(chǎng)，二極管的電流約等于零，二極管等同于一個(gè)大的電阻。正向電壓只有超過(guò)某一數(shù)值時(shí)，才有明顯的正向電流。這一電壓稱為導(dǎo)通電壓或死區(qū)電壓，硅管的約為0.5V，鍺管的約為0.1V。當(dāng)正向電壓大地導(dǎo)通電壓時(shí)，內(nèi)電場(chǎng)的阻礙作用被大大削弱，二極管等同于個(gè)小的電陰，因而電流迅速加大，二極管開(kāi)始導(dǎo)通。硅管的正向?qū)▔航禐?.7V,鍺管約為0.2V。反向特性：在二極管反向偏置時(shí)，N區(qū)的少數(shù)載流子（空穴）、P區(qū)的少數(shù)載流子（電子）在內(nèi)電場(chǎng)和外加電壓的共同作用下，通過(guò)空間電荷區(qū)形成反向中飽和電流。但其數(shù)值一般很小，硅管一般小于0.1μA，鍺管小于幾十微安。正向特性：在二極管正向偏置且電壓較小時(shí)，外加電壓不足以克服VCCRDVOViRRRR二極管導(dǎo)通時(shí)相當(dāng)于短路二極管截止時(shí)相當(dāng)于開(kāi)路Vi=VIH

二極管截止，Vo=VCCVi=0(VIL)二極管導(dǎo)通，Vo=0或0.7v

二極管具有單向?qū)щ娦?，在?shù)字電路中表現(xiàn)為一個(gè)受外電壓控制的開(kāi)關(guān)。VCCRDVOViRRRR二極管導(dǎo)通時(shí)相當(dāng)于短路Vi=V3、晶體三極管的開(kāi)關(guān)特性

三極管的結(jié)構(gòu)：工藝要求：發(fā)射區(qū)摻雜濃度較大；基區(qū)很薄且摻雜最少；集電區(qū)比發(fā)射區(qū)體積大且摻雜少。特點(diǎn)：有三個(gè)區(qū)——發(fā)射區(qū)、基區(qū)、集電區(qū)；兩個(gè)PN結(jié)——發(fā)射結(jié)（BE結(jié)）、集電結(jié)（BC結(jié)）；三個(gè)電極——發(fā)射極e(E)、基極b(B)和集電極c(c)；兩種類(lèi)型——PNP型管和NPN型管。3、晶體三極管的開(kāi)關(guān)特性三極管的結(jié)構(gòu)：工藝要求：箭頭：表示發(fā)射結(jié)加正向電壓時(shí)的電流方向。文字符號(hào)：V

晶體三極管的符號(hào):三極管的基本連接方式:箭頭：表示發(fā)射結(jié)加正向電壓時(shí)的電流方向。文字符號(hào)：V晶體三共發(fā)射極輸入特性曲線集射極之間的電壓VCE一定時(shí)，發(fā)射結(jié)電壓VBE與基極電流IB之間的關(guān)系曲線。共發(fā)射極輸入特性曲線由圖可見(jiàn)：

1．當(dāng)V

CE≥2V時(shí)，特性曲線基本重合。

2．當(dāng)VBE很小時(shí)，IB等于零，三極管處于截止?fàn)顟B(tài)。

3．當(dāng)VBE大于門(mén)檻電壓(硅管約0.5V，鍺管約0.2V)時(shí)，IB逐漸增大，三極管開(kāi)始導(dǎo)通。

4．三極管導(dǎo)通后，VBE基本不變。硅管約為0.7V，鍺管約為0.3V，稱為三極管的導(dǎo)通電壓。5．VBE與IB

成非線性關(guān)系。共發(fā)射極輸入特性曲線集射極之間的電壓VCE一定時(shí)，發(fā)晶體三極管的輸出特性曲線基極電流一定時(shí)，集、射極之間電壓與集電極電流的關(guān)系曲線?？煞譃槿齻€(gè)工作區(qū):1．截止區(qū)條件：發(fā)射結(jié)反偏或兩端電壓為零。特點(diǎn)：

IB

=0，Ic很小。2．飽和區(qū)條件：發(fā)射結(jié)和集電結(jié)均為正偏。特點(diǎn)：VCE=VCES。VCES

稱為飽和管壓降，小功率硅管約0.3V，鍺管約為0.1V。3．放大區(qū)條件：發(fā)射結(jié)正偏，集電結(jié)反偏。特點(diǎn)：

IC受IB控制，即IC=IB

。

在放大狀態(tài)，當(dāng)IB一定時(shí)，IC不隨VCE變化，即放大狀態(tài)的三極管具有恒流特性。

晶體三極管的輸出特性曲線基極電流一定時(shí)，集、射極之間電壓與集三極管開(kāi)關(guān)電路分析：①當(dāng)vI=VIL(VIL=-1V)時(shí)，vBE<0，則iB=0，iC≈0，三極管截止。此時(shí)，RC上無(wú)壓降，vO≈VCC，為高電平。一般認(rèn)為，在vI<VON時(shí)，三極管處于截止?fàn)顟B(tài)。VCCVIVOIBICVBEBECIERBRC②當(dāng)vI>VON時(shí)，有iB產(chǎn)生，相應(yīng)地有iC產(chǎn)生，三極管進(jìn)入放大區(qū)；vI↑→iB↑→vO↓；三極管開(kāi)關(guān)電路分析：①當(dāng)vI=VIL(VIL=-1V)時(shí)，v③vI繼續(xù)增加，RC上的壓降也隨之增大，vCE下降，當(dāng)vCE↓≈0時(shí)，三極管處于深度飽和狀態(tài)，vO≈0，為低電平。當(dāng)iB>IBS時(shí)，三極管為飽和狀態(tài)；發(fā)射結(jié)飽和壓降VCES=0.1～0.3V.

注：當(dāng)VCE=VBE時(shí)，三極管為臨界飽和導(dǎo)通；集電極臨界飽和導(dǎo)通電流ICS≈VCC/RC基極臨界飽和導(dǎo)通電流IBS=ICS/β=VCC/(β

RC)VCCVIVOIBICVBEBECIERBRC總結(jié)：當(dāng)vI<VON時(shí)，三極管處于截止?fàn)顟B(tài)；當(dāng)vI>VON時(shí)，三極管處于放大狀態(tài)；當(dāng)vI增加到使iB>IBS時(shí)，三極管處于飽和狀態(tài)。③vI繼續(xù)增加，RC上的壓降也隨之增大，vCE下降，當(dāng)vCE當(dāng)vI=VIL時(shí)，三極管截止，iC≈0，相當(dāng)于開(kāi)關(guān)斷開(kāi)，vO≈VCC；當(dāng)vI=VIH時(shí)，三極管飽和，VCE≈0，相當(dāng)于開(kāi)關(guān)閉合，

vO≈0；VCCVIVOIBICVBEBECIERBRC三極管在數(shù)字電路中通常工作在截止?fàn)顟B(tài)（相當(dāng)于開(kāi)關(guān)斷開(kāi)）和飽和狀態(tài)（相當(dāng)于開(kāi)關(guān)閉合）。BCEBCE

三極管飽和導(dǎo)通時(shí)，相當(dāng)于C、E間短路；

三極管截止時(shí)，相當(dāng)于C、E間開(kāi)路，

B、E間，B、C間也開(kāi)路。當(dāng)vI=VIL時(shí)，三極管截止，iC≈0，相當(dāng)于開(kāi)關(guān)斷開(kāi)，vO1.二極管與門(mén)ABY0V0V0.7V0V3V0.7V3V0V0.7V3V3V3.7VYD1D2ABVCC(5v)Rc

功能表硅二極管3.3分離元件邏輯門(mén)電路設(shè)：VIL=0V，VIH=3V1.二極管與門(mén)ABY0V0V0.7V0V3V0.7V

優(yōu)點(diǎn)：簡(jiǎn)單缺點(diǎn)：（１）輸出電平的偏移（２）負(fù)載電阻的改變影響輸出的高電平AB&YABY0V0V0.7V0V3V0.7V3V0V0.7V3V3V3.7V

功能表ABY0000１0１00１１１

真值表優(yōu)點(diǎn)：簡(jiǎn)單缺點(diǎn)：（１）輸出電平的偏移AB&YABY0V0V2.二極管或門(mén)

功能表D1YD2ABR硅二極管A／v000032.3302.3332.3B／vY／v設(shè)：VIL=0V，VIH=3V2.二極管或門(mén)功能表D1YD2ABR硅二極管A／v

優(yōu)點(diǎn)：簡(jiǎn)單缺點(diǎn)：輸出電平的偏移A／v000032.3302.3332.3B／vY／vABY1功能表ABY0000１1１01１１１真值表優(yōu)點(diǎn)：簡(jiǎn)單缺點(diǎn)：輸出電平的偏移A／v000032.3.三極管非門(mén)電路Rc(vo)R1AYVCC(5v)-vBB(vi)R21Y實(shí)際應(yīng)用中，接R2和VBB，使三極管T可靠截止。3.三極管非門(mén)電路Rc(vo)R1AYVCC(5v)Rc(vo)YVCC=5vR1AvEE=-8v(vi)R2例:已知RC=1K,R1=3.3K,R2=10K,=2，VCE(sat)=0.1v,輸入的高低電平分別為VIH=5v,VIL=0v,求輸出電平。解：首先利用戴維南定理將發(fā)射結(jié)的外接電路化簡(jiǎn)為如下的等效電路e+-bR1R2VEEVBe+-bRBRc(vo)YVCC=5vR1AvEE=-8v(vi)R2例VIe+-bR1R2VEEeVB+-bRB

當(dāng)VI=VIL=０V時(shí)，

三極管截止，V0=5V時(shí)。RC=1K,R1=3.3K,R2=10K,=2，VCE(sat)=0.1v,

VIH=5v,VIL=0vRc(vo)YVCC=5vR1AvEE=-8v(vi)R2VIe+-bR1R2VEEeVB+-bRB當(dāng)VI=VIL=

當(dāng)VI=VIH=5V時(shí)，

滿足，三極管飽和，V0=VCE(sat)=0。

因此，電路參數(shù)的設(shè)計(jì)是合理的。Rc(vo)YVCC=5vR1AvEE=-8v(vi)R2e+-bR1R2VEEeVB+-bRBRC=1K,R1=3.3K,R2=10K,=2，VCE(sat)=0.1v,

VIH=5v,VIL=0v當(dāng)VI=VIH=5V時(shí)，滿足，三極管飽和，V0R1DR2AF+12V+3V三極管非門(mén)另一種實(shí)現(xiàn)方法：嵌位二極管R1DR2AF+12V+3V三極管非門(mén)另一種實(shí)現(xiàn)方法：嵌位二R1DR2F+12V+3V三極管非門(mén)D1D2AB+12V二極管與門(mén)4、與非門(mén)R1DR2F+12V+3V三極管非門(mén)D1D2AB+12V二極R1DR2F+12V+3V三極管非門(mén)D1D2ABR二極管或門(mén)5、或非門(mén)R1DR2F+12V+3V三極管非門(mén)D1D2ABR二極管或門(mén)1、體積大、工作不可靠。2、需要不同電源。3、各種門(mén)的輸入、輸出電平不匹配。

集成電路在一塊半導(dǎo)體芯片上制作出一個(gè)完整的邏輯電路所需要的全部元件和連線。與分立元件電路相比，集成電路具有體積小、可靠性高、速度快的特點(diǎn)，而且輸入、輸出電平匹配，所以早已廣泛采用。根據(jù)電路內(nèi)部的結(jié)構(gòu)，可分為DTL、TTL、HTL、MOS管集成門(mén)電路等。分立元件門(mén)電路的缺點(diǎn)三極管-三極管集成邏輯（transistor-transistorlogic）1、體積大、工作不可靠。2、需要不同電源。3、各種門(mén)的輸入3.4TTL邏輯門(mén)電路+5VFR4R2R13kT2R5R3T3T4T1T5b1c1ABC“全高”VIH=3.6V全導(dǎo)通電位被嵌在2.1V全反偏1V截止1、TTL與非門(mén)的電路結(jié)構(gòu)及工作原理結(jié)論：輸入端A、B、C中全為高電平時(shí)，輸出端為低電平bce1e2e34.3v飽和飽和0.3v3.4TTL邏輯門(mén)電路+5VFR4R2R13kT2R5R+5VFR4R2R13kT2R5R3T3T4T1T5b1c1ABC“0.3v”截止b1點(diǎn)電位1V5V導(dǎo)通結(jié)論：輸入端A。B。C中至少有一個(gè)為低電平時(shí)，輸出端為高電平深度飽和0.4v截止3.6v+5VFR4R2R13kT2R5R3T3T4T1T5b1c12、TTL與非門(mén)的電壓傳輸特性和抗干擾能力1）、電壓傳輸特性:輸入電壓與輸出電壓的關(guān)系曲線。+5VFR4R2R13kT2R5R3T3T4T1T5b1c1ABC輸出高電平輸出低電平閾值電壓:UTH=1.4VT2、T5截止，T3、T4導(dǎo)通T2導(dǎo)通、T5截止，T3、T4導(dǎo)通T2、T5飽和導(dǎo)通2、TTL與非門(mén)的電壓傳輸特性和抗干擾能力1）、電壓傳輸特性2）、抗干擾能力TTL門(mén)電路的輸出高低電平不是一個(gè)值，而是一個(gè)范圍。同樣，它的輸入高低電平也有一個(gè)范圍。邏輯門(mén)電路的輸入、輸出端電壓值必須介于最小值和最大值之間，才能看成有效的邏輯1或邏輯0。輸入端：低電平輸入=0V~0.8V；高電平輸入=1.8V~5V。輸出端：低電平輸出=0V~0.4V；高電平輸出=2.4V~5V。

開(kāi)門(mén)電平：輸出為邏輯低電平時(shí)，所允許的輸入高電平的最小值。典型值VON=1.8V

關(guān)門(mén)電平：輸出為邏輯高電平時(shí)，所允許的輸入低電平的最大值。典型值VOFF=0.8V典型值UOL=0.3V

UOH=3.6V

典型值UIL=0.3V

UIH=3.6V2）、抗干擾能力TTL門(mén)電路的輸出高低電平不低電平噪聲容限(輸入低電平的抗干擾能力)：

VNL＝VOFF-VOL（max）高電平噪聲容限(輸入高電平的抗干擾能力)：

VNH＝VOH（min）-VONVNL越大，TTL與非門(mén)在輸入低電平時(shí)抗正干擾能力越強(qiáng)。VNH越大，TTL與非門(mén)在輸入高電平時(shí)抗負(fù)干擾能力越強(qiáng)。

把與非門(mén)邏輯關(guān)系不會(huì)發(fā)生錯(cuò)誤時(shí)允許的最大干擾電壓，稱為噪聲容限(noisemargin)。低電平噪聲容限(輸入低電平的抗干擾能力)：3、TTL與非門(mén)的輸入、輸出特性和帶負(fù)載能力1）TTL與非門(mén)的輸入特性（輸入端的伏安特性）a.VI=VIL=0.3V時(shí)負(fù)號(hào)表示輸入電流流出門(mén).VIL=0.3VIIL=?R13kΩT10.3VIILVCCbe2be5輸入端等效電路VI=0V時(shí)3、TTL與非門(mén)的輸入、輸出特性和帶負(fù)載能力1）TTL與非門(mén)b.VI=VIH=3.6V時(shí)T1處于倒置放大狀態(tài)一般情況下，IIH<40μA正號(hào)表示輸入電流流進(jìn)門(mén).★VIH=3.6VIIH=?R13kΩT13.6VIIHVCCbe2be5VB1=2.1V輸入端等效電路當(dāng)VI增大到1.3V以后，T5開(kāi)始導(dǎo)通，VB1被鉗制在2.1V左右。b.VI=VIH=3.6V時(shí)T1處于倒置放大狀態(tài)一般情況下，4.輸入端懸空相當(dāng)于接高電平輸入端懸空時(shí)，VCC通過(guò)R1加在T1集電結(jié)、T2、T5發(fā)射結(jié)上，使T2、T5導(dǎo)通，輸出低電平。故相當(dāng)于輸入端接高電平。3.輸入端伏安特性曲線結(jié)論：當(dāng)輸入為低電平時(shí)，輸入電流流出門(mén)，大小為1.4mA；當(dāng)輸入為高電平時(shí)，輸入電流流進(jìn)門(mén)，很小<40μA。iI/mA0.51.01.52.0-0.5-1.0-1.5-2.0-0.5-1.0vI/V<40uAR14kΩT1VCCbe2be5VB1=2.1V4.輸入端懸空相當(dāng)于接高電平輸入端懸空時(shí)，VCC通過(guò)R1加在2）TTL與非門(mén)輸入端負(fù)載特性

開(kāi)始時(shí)，RI增大VI也隨之升高，但VI升高到1.4時(shí)，T5管開(kāi)始導(dǎo)通，VB1被鉗制在2.1V，此后RI無(wú)論怎樣加大，VI都保持在1.4V不再升高。

對(duì)輸入端負(fù)載電阻的限制：2）TTL與非門(mén)輸入端負(fù)載特性開(kāi)始時(shí)，RI(1).輸出為高電平時(shí)的輸出特性輸出高電平時(shí)，T4導(dǎo)通，T5截止,電流流出門(mén)：拉電流為了保證Vo為標(biāo)準(zhǔn)的高電平VOHmin，對(duì)拉電流的最大值IOHmax要有一定的限制。RL↓→|iL|↑

→

VR4↑

→

VOH↓RLVOHiLVCCR4T3R2T4R5iL/mA2030103.02.01.0VOH/V3.6403）TTL與非門(mén)的輸出特性(輸出電壓隨負(fù)載電流的變化情況)拉電流負(fù)載：增加會(huì)使與非門(mén)的輸出高電平下降。(1).輸出為高電平時(shí)的輸出特性輸出高電平時(shí)，T4導(dǎo)通，T5(2).輸出為低電平時(shí)的輸出特性RL↓→iL↑→T5飽和程度↓→

VCE5↑→VOL↑輸出低電平時(shí)，T4截止，T5飽和VCCR3VOLT5iLRL電流流進(jìn)門(mén)：灌電流為了保證輸出為低電平，實(shí)際使用時(shí)灌電流要有一定的限制，即灌電流必須小于輸出低電平時(shí)的最大最大灌電充值IOLmax。iL/mA2030102.01.0VOL/V0.35040灌電流負(fù)載：增加會(huì)使與非門(mén)的輸出低電平上升。(2).輸出為低電平時(shí)的輸出特性RL↓→iL↑→T5飽3.5其它類(lèi)型的TTL門(mén)電路1、集電極開(kāi)路的與非門(mén)（OC門(mén)）1）問(wèn)題的提出標(biāo)準(zhǔn)TTL與非門(mén)進(jìn)行與運(yùn)算:&ABEF&CD&G1&ABEF&CDG

能否“線與”？wire-and3.5其它類(lèi)型的TTL門(mén)電路1、集電極開(kāi)路的與非門(mén)（OC門(mén)TTL與非門(mén)的輸出電阻很低。這時(shí)，直接線與會(huì)使電流i劇烈增加。i功耗T4熱擊穿UOL與非門(mén)2：不允許直接“線與”與非門(mén)1

截止與非門(mén)2

導(dǎo)通UOHUOL與非門(mén)1：i問(wèn)題：TTL與非門(mén)能否直接線與？&ABEF&CDG+5VR4R2T4T5+5VR4R2T4T5克服上述局限性的辦法：把輸出級(jí)改成集電極開(kāi)路的三極管結(jié)構(gòu)。稱為集電極開(kāi)路的門(mén)電路，簡(jiǎn)稱OC門(mén).TTL與非門(mén)的輸出電阻很低。這時(shí)，直接線與會(huì)使電流i劇烈+5VFR2R13kT2R3T1T5b1c1ABC集電極懸空T3無(wú)T3,T4+5VFR2R13kT2R3T1T5b1c1ABC集電極懸空&符號(hào)！菱形&&符號(hào)！菱形&+5VFR2R13kT2R3T1T5b1c1ABC應(yīng)用時(shí)輸出端要接一上拉負(fù)載電阻RLRLUCC單個(gè)門(mén)使用只要A、B、C有一個(gè)為低電平，則T2、T5截止，Y為高電平。且VOH≈V'CC只有A、B均為高電平時(shí)，則T2、T5導(dǎo)通，Y為低電平。+5VFR2R13kT2R3T1T5b1c1ABC應(yīng)用時(shí)輸出2）OC門(mén)可以實(shí)現(xiàn)“線與”功能&&&UCCF1F2F3FF=F1F2F3RL輸出級(jí)UCCRLT5T5T5N個(gè)oc門(mén)的輸出端直接并聯(lián)后可共用一個(gè)集電極負(fù)載電阻和電源

2）OC門(mén)可以實(shí)現(xiàn)“線與”功能&&&UCCF1F2F3FF=F=F1F2F3?UCCRLF1F2F3F任一導(dǎo)通F=0F=F1F2F3?UCCRLF1F2F3F任一導(dǎo)通F=0UCCRLF1F2F3F全部截止F=1F=F1F2F3?所以：F=F1F2F3!UCCRLF1F2F3F全部截止F=1F=F1F2F3?所以3）負(fù)載電阻RL的選擇OC門(mén)輸出高電平時(shí)，確定RLmaxIOHIOHIOHmIOHpIIHIIHIIHIIHICFn&F1&&F2m個(gè)VCCRLT1T1T1n個(gè)VOHp個(gè)3）負(fù)載電阻RL的選擇OC門(mén)輸出高電平時(shí)，確定RLmaxIOOC門(mén)輸出低電平時(shí)，確定RLminIOLIOLIOLmIOLnIILIILIILIILICFn&F1&&F2m個(gè)VCCRLT1T1T1n個(gè)VOLOC門(mén)輸出低電平時(shí)，確定RLminIOLIOLIOLmIOL4）OC門(mén)的應(yīng)用（1）實(shí)現(xiàn)與或非邏輯（2）實(shí)現(xiàn)電平轉(zhuǎn)換（3）用作驅(qū)動(dòng)器輸出高電平可以變?yōu)?0vFABVCC(+10V)允許的負(fù)載電流較大，可用于驅(qū)動(dòng)指示燈、繼電器等。FABVCCR4）OC門(mén)的應(yīng)用（1）實(shí)現(xiàn)與或非邏輯（2）實(shí)現(xiàn)電平轉(zhuǎn)換（32、三態(tài)門(mén)+5VFR4R2R1T2R5R3T3T4T1T5ABDEE---控制端2、三態(tài)門(mén)+5VFR4R2R1T2R5R3T3T4T1T5+5VFR4R2R1T2R5R3T3T4T1T5ABDE01截止+5VFR4R2R1T2R5R3T3T4T1T5ABDE01+5VFR4R2R1T2R5R3T3T4T1T5ABDE10導(dǎo)通截止截止高阻態(tài)輸出端有三種狀態(tài)：高電平，低電平，高阻態(tài)，故稱三態(tài)門(mén)。+5VFR4R2R1T2R5R3T3T4T1T5ABDE10功能表低電平起作用&ABF符號(hào)EN&ABF符號(hào)功能表低電平起&ABF符號(hào)EN&ABF符號(hào)符號(hào)功能表高電平起作用&ABF符號(hào)EN&ABF符號(hào)符號(hào)功能表高電平起&ABF符號(hào)EN&ABF符號(hào)三態(tài)門(mén)的應(yīng)用總線結(jié)構(gòu)：將輸出端并聯(lián)，將各輸出信號(hào)分時(shí)送到公共總線上。EN1=1時(shí)，G1數(shù)據(jù)到總線；EN2=1時(shí)，G2數(shù)據(jù)到總線；

ENi=1時(shí)，Gi數(shù)據(jù)到總線；G1G2Gn...總線A1B1EN1A2B2EN2AiBiENiEN1、EN2、ENi輪流接入高電平，將不同數(shù)據(jù)分時(shí)送至總線?！龖B(tài)門(mén)的應(yīng)用總線結(jié)構(gòu)：將輸出端并聯(lián)，將各輸出信號(hào)EG1G2NEN雙向傳輸：EN=0時(shí)，G1工作，數(shù)據(jù)M→N；

EN=1時(shí)，G2工作，數(shù)據(jù)N→M

。MG1G2NEN雙向傳輸：EN=0時(shí)，G1工作，數(shù)據(jù)M→N；M3.6MOS邏輯門(mén)1、NMOS門(mén)電路0UDSIDuiuoUCCR飽和區(qū)非飽和區(qū)（一）NMOS反向器3.6MOS邏輯門(mén)1、NMOS門(mén)電路0UDSIDui1.飽和型NMOS反向器保證：a.為高電平時(shí)，為低電平；

b.為低電平（）時(shí)，管截止，輸出為高電平（）缺點(diǎn)：a.輸出高電平低

b.工作時(shí)速度低1.飽和型NMOS反向器保證：a.為高電平時(shí)，２.非飽和型NMOS反向器負(fù)載管工作在非飽和區(qū)，電路的工作速度提高（二）NMOS與非門(mén)兩工作管串聯(lián)（三）NMOS或非門(mén)兩工作管并聯(lián)２.非飽和型NMOS反向器負(fù)載管工作在非飽和區(qū)，電路的工作（四）NMOS與或非門(mén)（五）NMOS異或門(mén)合成同或門(mén)，構(gòu)成非門(mén)。如：A低，B高時(shí)，門(mén)導(dǎo)通（四）NMOS與或非門(mén)（五）NMOS異或門(mén)合成同或門(mén)，構(gòu)成非（六）NMOS三態(tài)門(mén)E=1:高阻E=0：F=A（六）NMOS三態(tài)門(mén)E=1:高阻（一）CMOS反相器UCCST2DT1AFNMOS管PMOS管CMOS電路2、CMOS門(mén)電路（一）CMOS反相器UCCST2DT1AFNMOS管PMUCCST2DT1uiuoui=0截止ugs2=UCC導(dǎo)通u０=“１”工作原理：UCCST2DT1uiuoui=0截止ugs2=UCC導(dǎo)通UCCST2DT1uiuoui=１導(dǎo)通截止u０=“０”工作原理：UCCST2DT1uiuoui=１導(dǎo)通截止u０=“０”工作原CMOS電路的優(yōu)點(diǎn)１、工作管和負(fù)載管一截止，一導(dǎo)通，因此電源向反向器提供的漏電流僅為納米級(jí)２、導(dǎo)通電阻較小，CMOS反向器輸出電壓的上升時(shí)間和下降時(shí)間都比較小，電路的工作速度大為提高。CMOS電路的優(yōu)點(diǎn)１、工作管和負(fù)載管一截止，一導(dǎo)通，因此電源（二）CMOS與非門(mén)（三）CMOS或非門(mén)（四）CMOS三態(tài)門(mén)E為高電平時(shí)：高阻E為低電平時(shí)：AFE（二）CMOS與非門(mén)（三）CMOS或非門(mén)（四）CMOS三態(tài)門(mén)（五）CMOS傳輸門(mén)TGCC=0時(shí)，傳輸門(mén)截止C=1時(shí)，傳輸門(mén)導(dǎo)通利用CMOS傳輸門(mén)和非門(mén)可構(gòu)成模擬開(kāi)關(guān)（五）CMOS傳輸門(mén)TGCC=0時(shí)，傳輸門(mén)截止利用CMOS傳

3.7常用TTL門(mén)電路芯片VCCGNDTL7400四個(gè)兩輸入與非門(mén)集成電路T3.7常用TTL門(mén)電路芯片VCCGNDTL7400四個(gè)兩TTL7420兩個(gè)四輸入與非門(mén)集成電路GNDVCCNCTTL7420兩個(gè)四輸入與非門(mén)集成電路GNDVCCNC7404六反相器非門(mén)GNDVCC7404六反相器非門(mén)GNDVCC3.8邏輯函數(shù)的實(shí)現(xiàn)

函數(shù)的表現(xiàn)形式和實(shí)際的邏輯電路之間有著對(duì)應(yīng)的關(guān)系，而實(shí)際邏輯電路大量使用“與非”門(mén)、“或非”門(mén)、“與或非”門(mén)等。1）、用“與非”門(mén)實(shí)現(xiàn)邏輯函數(shù)第一步求出函數(shù)的最簡(jiǎn)“與—或”表達(dá)式。第二步將其變換成“與非—與非”表達(dá)式。第三步畫(huà)出函數(shù)表達(dá)式對(duì)應(yīng)的邏輯電路圖。3.8邏輯函數(shù)的實(shí)現(xiàn)函數(shù)的表現(xiàn)形式和實(shí)際的例：用“與非”門(mén)實(shí)現(xiàn)邏輯函數(shù)

F(A,B,C,D)=ABC+ABC+BCD+BC解：第一步:0001111000011110ABCD1111111F=AB+BC+BD第二步：F=AB·BC·BD例：用“與非”門(mén)實(shí)現(xiàn)邏輯函數(shù)解：第一步:0001第三步：

該電路是一個(gè)兩級(jí)“與非”電路。

如不限制級(jí)數(shù)，該電路可進(jìn)一步簡(jiǎn)化。F=AB+BC+BD=B(A+C+D)=B·ACD=B·ACDAFBC&&&BCD&F1&A&DCBF=AB·BC·BD第三步：該電路是一個(gè)兩級(jí)如不限制2）、用“或非”門(mén)實(shí)現(xiàn)邏輯函數(shù)第一步求出函數(shù)的最簡(jiǎn)“或—與”表達(dá)式。第二步將其變換成“或非—或非”表達(dá)式。第三步畫(huà)出函數(shù)表達(dá)式對(duì)應(yīng)的邏輯電路圖。例：用“或非”門(mén)實(shí)現(xiàn)邏輯電路。F(A,B,C,D)=CD+ACD+ABD+ACD解：第一步:F=AC+ADF=F=(A+C)(A+D)0001111000011110ABCD00000000111111112）、用“或非”門(mén)實(shí)現(xiàn)邏輯函數(shù)第一步求出函數(shù)的最簡(jiǎn)“第二步：F=(A+C)(A+D)=(A+C)+(A+D)第三步：F1AC1AD1第二步：F=(A+C)(A+D)=(A+C)+(A+D3）、用“與或非”門(mén)實(shí)現(xiàn)邏輯函數(shù)第一步求出反函數(shù)的最簡(jiǎn)“與—或”表達(dá)式。第二步將其變換成函數(shù)的“與—或—非”表達(dá)式。第三步畫(huà)出函數(shù)表達(dá)式對(duì)應(yīng)的邏輯電路圖。例：用“與或非”門(mén)實(shí)現(xiàn)邏輯電路。F(A,B,C,D)=m(1,3,4,5,6,7,12,14)解：第一步:0001111000011110ABCD0000000011111111第二步：F(A,B,C,D)=AD+BDF(A,B,C,D)=AD+BDFA1&BDD第三步：3）、用“與或非”門(mén)實(shí)現(xiàn)邏輯函數(shù)第一步求出反函數(shù)的最4）、用“異或”門(mén)實(shí)現(xiàn)邏輯函數(shù)第一步求出函數(shù)的最簡(jiǎn)形式。第二步將其變換成“異或”表達(dá)式。第三步畫(huà)出函數(shù)表達(dá)式對(duì)應(yīng)的邏輯電路圖。例：用異或門(mén)實(shí)現(xiàn)邏輯電路。F(A,B,C,D)=m(1,2,4,7,8,11,13,14)解：第一步:0001111000011110ABCD0000000011111111

由卡諾圖可知該邏輯函數(shù)已不能化簡(jiǎn)。4）、用“異或”門(mén)實(shí)現(xiàn)邏輯函數(shù)第一步求出函數(shù)的最簡(jiǎn)形第二步：F=ABCD+ABCD+ABCD+ABCD+ABCD+ABCD+ABCD+ABCD=AB(CD+CD)+AB(CD+CD)+AB(CD+CD)+AB(CD+CD)=(CD+CD)(AB+AB)+(CD+CD)(AB+AB)=(AB)(CD)+(AB)(CD)=(AB)(CD)+(AB)(CD)=(AB)(CD)=ABCD第三步：FA=1B=1=1CDF(A,B,C,D)=m(1,2,4,7,8,11,13,14)第二步：F=ABCD+ABCD+ABCD+ABCD+=AB(作業(yè)：課后題3.1，3.2，3.4，3.8，3.10，3.11，3.14，3.17作業(yè)：課后題3.1，3.2，3.4，3.8，3.10，3.第三章邏輯門(mén)電路第三章邏輯門(mén)電路921、分立元件門(mén)電路2、TTL集成邏輯門(mén)電路4、MOS邏輯門(mén)3、其他類(lèi)型的TTL門(mén)電路21、分立元件門(mén)電路2、TTL集成邏輯門(mén)電路1、簡(jiǎn)單邏輯門(mén)電路實(shí)現(xiàn)"與"、"或"、"非"三種基本運(yùn)算的門(mén)電路稱為簡(jiǎn)單門(mén)電路。FAB&(a)FAB1(b)FA1(c)3.1概述在數(shù)字電路中，能夠?qū)崿F(xiàn)基本邏輯運(yùn)算及復(fù)合邏輯運(yùn)算功能的電路稱為邏輯門(mén)電路。1、簡(jiǎn)單邏輯門(mén)電路實(shí)現(xiàn)"與"、"或"、"非"三種基本運(yùn)算的門(mén)一、"與"門(mén)有兩個(gè)或兩個(gè)以上的輸入端、一個(gè)輸出端。右圖的邏輯表達(dá)式為

F＝ABFAB&

二、"或"門(mén)有兩個(gè)或兩個(gè)以上的輸入端，一個(gè)輸出端。右圖的邏輯表達(dá)式為

F＝A+BFAB1

三、"非"門(mén)

只有一個(gè)輸入端,一個(gè)輸出端。如右圖的邏輯表達(dá)式為AF1一、"與"門(mén)有兩個(gè)或兩個(gè)以上的輸入端、一個(gè)輸出端。右圖的邏輯3、第三章邏輯門(mén)電路解讀課件2、復(fù)合邏輯門(mén)電路復(fù)合門(mén)在邏輯功能上是簡(jiǎn)單邏輯門(mén)的組合，實(shí)際性能上有所提高。常用的復(fù)合門(mén)有"與非"門(mén)，"或非"門(mén)、"與或非"門(mén)和"異或"門(mén)等。FAB1(b)FAB&(a)FA1&BCD(c)FA=1(d)B2、復(fù)合邏輯門(mén)電路復(fù)合門(mén)在邏輯功能上是簡(jiǎn)單邏輯門(mén)的組合，實(shí)際一、"與非"門(mén)使用"與非"門(mén)可以實(shí)現(xiàn)"與"、"或"、"非"3種基本運(yùn)算,并可構(gòu)成任何邏輯電路,故稱為通用邏輯門(mén)。FAB&(a)F=A+B=A·BF=AB=A·BF=A一、"與非"門(mén)使用"與非"門(mén)可以實(shí)現(xiàn)"與"、"或"、"非"3二、"或非"門(mén)"或非"門(mén)也是一種通用門(mén)。FAB1(b)三、"與或非"門(mén)"與或非"門(mén)也是一種通用門(mén)。FA1&BCD(c)二、"或非"門(mén)"或非"門(mén)也是一種通用門(mén)。FAB1(b)三、FA=1(d)BFA=1(e)B“同或”運(yùn)算用符號(hào)表示，邏輯表達(dá)式為：“異或”運(yùn)算是一種特殊的邏輯運(yùn)算,用符號(hào)表示，邏輯表達(dá)式為：四、"異或"門(mén)FA=1(d)BFA=1(e)B“同或”運(yùn)算用符號(hào)表示，邏3、第三章邏輯門(mén)電路解讀課件kVCCVIVO輸入信號(hào)輸出信號(hào)

數(shù)字電路是二值邏輯電路，一般用高低電平來(lái)表示二值邏輯中的‘1’和‘0’兩種邏輯狀態(tài)。開(kāi)關(guān)電路（邏輯電路）中的開(kāi)關(guān)K由二極管或三極管電路構(gòu)成。在輸入電壓Vi的作用下，使二極管或三極管電路處于導(dǎo)通或截止?fàn)顟B(tài)。輸出電壓：

K閉合時(shí)，0K斷開(kāi)時(shí)，VCCkVCCVIVO輸入信號(hào)輸出信號(hào)數(shù)字電路是二值邏輯電若以高電平表示1，低電平表示0，則稱正邏輯若以高電平表示0，低電平表示1，則稱負(fù)邏輯10正邏輯01負(fù)邏輯一般采用正邏輯只要能判斷高低電平即可高電平下限低電平上限數(shù)字電路是二值邏輯電路。用高低電平表示“1”、“0”。若以高電平表示1，低電平表示0，則稱正邏輯若以高電平表示0，1、半導(dǎo)體的基礎(chǔ)知識(shí)3.2半導(dǎo)體管的開(kāi)關(guān)特性

按導(dǎo)電性能的不同，物質(zhì)可分為導(dǎo)體、絕緣體和半導(dǎo)體。目前用來(lái)制造電子器件的材料主要是硅(Si)、鍺(Ge)等，它們的導(dǎo)電能力介于導(dǎo)體和絕緣體之間，并且會(huì)隨溫度、光照或摻入某些雜質(zhì)而發(fā)生顯著變化。1、半導(dǎo)體的基礎(chǔ)知識(shí)3.2半導(dǎo)體管的開(kāi)關(guān)特性

純凈的單晶半導(dǎo)體稱為本征半導(dǎo)體。在本征半導(dǎo)體中，原子按一定間隔排列成有規(guī)律的空間點(diǎn)陣(稱為晶格)。原子間相距很近，價(jià)電子不僅受自身原子核的約束，還要受相鄰原子核的吸引，使每個(gè)價(jià)電子為相鄰原子所共有，形成共價(jià)鍵。這樣四個(gè)價(jià)電子與相鄰的四個(gè)原子中的價(jià)電子分別組成四對(duì)共價(jià)鍵，依靠共價(jià)鍵使晶體中的原子緊密地結(jié)合在一起。共價(jià)鍵中的電子，由于受到其原子核的吸引，不能在晶體中自由移動(dòng)，所以是束縛電子，不能參與導(dǎo)電。共價(jià)鍵結(jié)構(gòu)示意圖：純凈的單晶半導(dǎo)體稱為本征半導(dǎo)體。在本征半導(dǎo)體在本征半導(dǎo)體中，有選擇地?fù)饺肷倭科渌?，?huì)使其導(dǎo)電性能發(fā)生顯著變化。這些少量元素統(tǒng)稱為雜質(zhì)。摻入雜質(zhì)的半導(dǎo)體稱為雜質(zhì)半導(dǎo)體。根據(jù)摻入的雜質(zhì)不同，有N型半導(dǎo)體和P型半導(dǎo)體兩種。在本征硅(或鍺)中摻入少量的五價(jià)元素，如磷、砷等，就得到N型半導(dǎo)體。這時(shí)，雜質(zhì)原子替代了晶格中的某些硅原子，它的四個(gè)價(jià)電子和周?chē)膫€(gè)硅原子組成共價(jià)鍵，而多出一個(gè)價(jià)電子只能位于共價(jià)鍵之外。在本征硅(或鍺)中摻入少量的三價(jià)元素，如硼、鋁等，就得到P型半導(dǎo)體。這時(shí)雜質(zhì)原子替代了晶格中的某些硅原子，它的三個(gè)價(jià)電子和相鄰的四個(gè)硅原子組成共價(jià)鍵時(shí)，只有三個(gè)共價(jià)鍵是完整的，第四個(gè)共價(jià)鍵因缺少一個(gè)價(jià)電子而出現(xiàn)一個(gè)空位。在本征半導(dǎo)體中，有選擇地?fù)饺肷倭科渌兀瑫?huì)使其導(dǎo)電性能發(fā)生通過(guò)摻雜工藝，把本征硅(或鍺)片的一邊做成P型半導(dǎo)體，另一邊做成N型半導(dǎo)體，這樣在它們的交界面處會(huì)形成一個(gè)很薄的特殊物理層，稱為PN結(jié)。PN結(jié)是構(gòu)造半導(dǎo)體器件的基本單元。

P型半導(dǎo)體和N型半導(dǎo)體有機(jī)地結(jié)合在一起時(shí)，因P區(qū)一側(cè)空穴多，N區(qū)一側(cè)電子多，所以在它們的界面處存在空穴和電子的濃度差。于是P區(qū)中的空穴會(huì)向N區(qū)擴(kuò)散，并在N區(qū)被電子復(fù)合。而N區(qū)中的電子也會(huì)向P區(qū)擴(kuò)散，并在P區(qū)被空穴復(fù)合。結(jié)果在界面的兩側(cè)形成了由等量正、負(fù)離子組成的空間電荷區(qū)。通過(guò)摻雜工藝，把本征硅(或鍺)片的一邊做成P型半導(dǎo)體，另一邊2、晶體二極管的開(kāi)關(guān)特性晶體二極管是由PN結(jié)加上電極引線和管殼構(gòu)成的。符號(hào)中，接到P型區(qū)的引線稱為正極(或陽(yáng)極)，接到N型區(qū)的引線稱為負(fù)極(或陰極)。晶體二極管結(jié)構(gòu)示意圖及電路符號(hào)2、晶體二極管的開(kāi)關(guān)特性晶體二極管是由PN結(jié)加上電極引線和管正向特性：在二極管正向偏置且電壓較小時(shí)，外加電壓不足以克服PN結(jié)的內(nèi)電場(chǎng)，二極管的電流約等于零，二極管等同于一個(gè)大的電阻。正向電壓只有超過(guò)某一數(shù)值時(shí)，才有明顯的正向電流。這一電壓稱為導(dǎo)通電壓或死區(qū)電壓，硅管的約為0.5V，鍺管的約為0.1V。當(dāng)正向電壓大地導(dǎo)通電壓時(shí)，內(nèi)電場(chǎng)的阻礙作用被大大削弱，二極管等同于個(gè)小的電陰，因而電流迅速加大，二極管開(kāi)始導(dǎo)通。硅管的正向?qū)▔航禐?.7V,鍺管約為0.2V。反向特性：在二極管反向偏置時(shí)，N區(qū)的少數(shù)載流子（空穴）、P區(qū)的少數(shù)載流子（電子）在內(nèi)電場(chǎng)和外加電壓的共同作用下，通過(guò)空間電荷區(qū)形成反向中飽和電流。但其數(shù)值一般很小，硅管一般小于0.1μA，鍺管小于幾十微安。正向特性：在二極管正向偏置且電壓較小時(shí)，外加電壓不足以克服VCCRDVOViRRRR二極管導(dǎo)通時(shí)相當(dāng)于短路二極管截止時(shí)相當(dāng)于開(kāi)路Vi=VIH

二極管截止，Vo=VCCVi=0(VIL)二極管導(dǎo)通，Vo=0或0.7v

二極管具有單向?qū)щ娦?，在?shù)字電路中表現(xiàn)為一個(gè)受外電壓控制的開(kāi)關(guān)。VCCRDVOViRRRR二極管導(dǎo)通時(shí)相當(dāng)于短路Vi=V3、晶體三極管的開(kāi)關(guān)特性

三極管的結(jié)構(gòu)：工藝要求：發(fā)射區(qū)摻雜濃度較大；基區(qū)很薄且摻雜最少；集電區(qū)比發(fā)射區(qū)體積大且摻雜少。特點(diǎn)：有三個(gè)區(qū)——發(fā)射區(qū)、基區(qū)、集電區(qū)；兩個(gè)PN結(jié)——發(fā)射結(jié)（BE結(jié)）、集電結(jié)（BC結(jié)）；三個(gè)電極——發(fā)射極e(E)、基極b(B)和集電極c(c)；兩種類(lèi)型——PNP型管和NPN型管。3、晶體三極管的開(kāi)關(guān)特性三極管的結(jié)構(gòu)：工藝要求：箭頭：表示發(fā)射結(jié)加正向電壓時(shí)的電流方向。文字符號(hào)：V

晶體三極管的符號(hào):三極管的基本連接方式:箭頭：表示發(fā)射結(jié)加正向電壓時(shí)的電流方向。文字符號(hào)：V晶體三共發(fā)射極輸入特性曲線集射極之間的電壓VCE一定時(shí)，發(fā)射結(jié)電壓VBE與基極電流IB之間的關(guān)系曲線。共發(fā)射極輸入特性曲線由圖可見(jiàn)：

1．當(dāng)V

CE≥2V時(shí)，特性曲線基本重合。

2．當(dāng)VBE很小時(shí)，IB等于零，三極管處于截止?fàn)顟B(tài)。

3．當(dāng)VBE大于門(mén)檻電壓(硅管約0.5V，鍺管約0.2V)時(shí)，IB逐漸增大，三極管開(kāi)始導(dǎo)通。

4．三極管導(dǎo)通后，VBE基本不變。硅管約為0.7V，鍺管約為0.3V，稱為三極管的導(dǎo)通電壓。5．VBE與IB

成非線性關(guān)系。共發(fā)射極輸入特性曲線集射極之間的電壓VCE一定時(shí)，發(fā)晶體三極管的輸出特性曲線基極電流一定時(shí)，集、射極之間電壓與集電極電流的關(guān)系曲線。可分為三個(gè)工作區(qū):1．截止區(qū)條件：發(fā)射結(jié)反偏或兩端電壓為零。特點(diǎn)：

IB

=0，Ic很小。2．飽和區(qū)條件：發(fā)射結(jié)和集電結(jié)均為正偏。特點(diǎn)：VCE=VCES。VCES

稱為飽和管壓降，小功率硅管約0.3V，鍺管約為0.1V。3．放大區(qū)條件：發(fā)射結(jié)正偏，集電結(jié)反偏。特點(diǎn)：

IC受IB控制，即IC=IB

。

在放大狀態(tài)，當(dāng)IB一定時(shí)，IC不隨VCE變化，即放大狀態(tài)的三極管具有恒流特性。

晶體三極管的輸出特性曲線基極電流一定時(shí)，集、射極之間電壓與集三極管開(kāi)關(guān)電路分析：①當(dāng)vI=VIL(VIL=-1V)時(shí)，vBE<0，則iB=0，iC≈0，三極管截止。此時(shí)，RC上無(wú)壓降，vO≈VCC，為高電平。一般認(rèn)為，在vI<VON時(shí)，三極管處于截止?fàn)顟B(tài)。VCCVIVOIBICVBEBECIERBRC②當(dāng)vI>VON時(shí)，有iB產(chǎn)生，相應(yīng)地有iC產(chǎn)生，三極管進(jìn)入放大區(qū)；vI↑→iB↑→vO↓；三極管開(kāi)關(guān)電路分析：①當(dāng)vI=VIL(VIL=-1V)時(shí)，v③vI繼續(xù)增加，RC上的壓降也隨之增大，vCE下降，當(dāng)vCE↓≈0時(shí)，三極管處于深度飽和狀態(tài)，vO≈0，為低電平。當(dāng)iB>IBS時(shí)，三極管為飽和狀態(tài)；發(fā)射結(jié)飽和壓降VCES=0.1～0.3V.

注：當(dāng)VCE=VBE時(shí)，三極管為臨界飽和導(dǎo)通；集電極臨界飽和導(dǎo)通電流ICS≈VCC/RC基極臨界飽和導(dǎo)通電流IBS=ICS/β=VCC/(β

RC)VCCVIVOIBICVBEBECIERBRC總結(jié)：當(dāng)vI<VON時(shí)，三極管處于截止?fàn)顟B(tài)；當(dāng)vI>VON時(shí)，三極管處于放大狀態(tài)；當(dāng)vI增加到使iB>IBS時(shí)，三極管處于飽和狀態(tài)。③vI繼續(xù)增加，RC上的壓降也隨之增大，vCE下降，當(dāng)vCE當(dāng)vI=VIL時(shí)，三極管截止，iC≈0，相當(dāng)于開(kāi)關(guān)斷開(kāi)，vO≈VCC；當(dāng)vI=VIH時(shí)，三極管飽和，VCE≈0，相當(dāng)于開(kāi)關(guān)閉合，

vO≈0；VCCVIVOIBICVBEBECIERBRC三極管在數(shù)字電路中通常工作在截止?fàn)顟B(tài)（相當(dāng)于開(kāi)關(guān)斷開(kāi)）和飽和狀態(tài)（相當(dāng)于開(kāi)關(guān)閉合）。BCEBCE

三極管飽和導(dǎo)通時(shí)，相當(dāng)于C、E間短路；

三極管截止時(shí)，相當(dāng)于C、E間開(kāi)路，

B、E間，B、C間也開(kāi)路。當(dāng)vI=VIL時(shí)，三極管截止，iC≈0，相當(dāng)于開(kāi)關(guān)斷開(kāi)，vO1.二極管與門(mén)ABY0V0V0.7V0V3V0.7V3V0V0.7V3V3V3.7VYD1D2ABVCC(5v)Rc

功能表硅二極管3.3分離元件邏輯門(mén)電路設(shè)：VIL=0V，VIH=3V1.二極管與門(mén)ABY0V0V0.7V0V3V0.7V

優(yōu)點(diǎn)：簡(jiǎn)單缺點(diǎn)：（１）輸出電平的偏移（２）負(fù)載電阻的改變影響輸出的高電平AB&YABY0V0V0.7V0V3V0.7V3V0V0.7V3V3V3.7V

功能表ABY0000１0１00１１１

真值表優(yōu)點(diǎn)：簡(jiǎn)單缺點(diǎn)：（１）輸出電平的偏移AB&YABY0V0V2.二極管或門(mén)

功能表D1YD2ABR硅二極管A／v000032.3302.3332.3B／vY／v設(shè)：VIL=0V，VIH=3V2.二極管或門(mén)功能表D1YD2ABR硅二極管A／v

優(yōu)點(diǎn)：簡(jiǎn)單缺點(diǎn)：輸出電平的偏移A／v000032.3302.3332.3B／vY／vABY1功能表ABY0000１1１01１１１真值表優(yōu)點(diǎn)：簡(jiǎn)單缺點(diǎn)：輸出電平的偏移A／v000032.3.三極管非門(mén)電路Rc(vo)R1AYVCC(5v)-vBB(vi)R21Y實(shí)際應(yīng)用中，接R2和VBB，使三極管T可靠截止。3.三極管非門(mén)電路Rc(vo)R1AYVCC(5v)Rc(vo)YVCC=5vR1AvEE=-8v(vi)R2例:已知RC=1K,R1=3.3K,R2=10K,=2，VCE(sat)=0.1v,輸入的高低電平分別為VIH=5v,VIL=0v,求輸出電平。解：首先利用戴維南定理將發(fā)射結(jié)的外接電路化簡(jiǎn)為如下的等效電路e+-bR1R2VEEVBe+-bRBRc(vo)YVCC=5vR1AvEE=-8v(vi)R2例VIe+-bR1R2VEEeVB+-bRB

當(dāng)VI=VIL=０V時(shí)，

三極管截止，V0=5V時(shí)。RC=1K,R1=3.3K,R2=10K,=2，VCE(sat)=0.1v,

VIH=5v,VIL=0vRc(vo)YVCC=5vR1AvEE=-8v(vi)R2VIe+-bR1R2VEEeVB+-bRB當(dāng)VI=VIL=

當(dāng)VI=VIH=5V時(shí)，

滿足，三極管飽和，V0=VCE(sat)=0。

因此，電路參數(shù)的設(shè)計(jì)是合理的。Rc(vo)YVCC=5vR1AvEE=-8v(vi)R2e+-bR1R2VEEeVB+-bRBRC=1K,R1=3.3K,R2=10K,=2，VCE(sat)=0.1v,

VIH=5v,VIL=0v當(dāng)VI=VIH=5V時(shí)，滿足，三極管飽和，V0R1DR2AF+12V+3V三極管非門(mén)另一種實(shí)現(xiàn)方法：嵌位二極管R1DR2AF+12V+3V三極管非門(mén)另一種實(shí)現(xiàn)方法：嵌位二R1DR2F+12V+3V三極管非門(mén)D1D2AB+12V二極管與門(mén)4、與非門(mén)R1DR2F+12V+3V三極管非門(mén)D1D2AB+12V二極R1DR2F+12V+3V三極管非門(mén)D1D2ABR二極管或門(mén)5、或非門(mén)R1DR2F+12V+3V三極管非門(mén)D1D2ABR二極管或門(mén)1、體積大、工作不可靠。2、需要不同電源。3、各種門(mén)的輸入、輸出電平不匹配。

集成電路在一塊半導(dǎo)體芯片上制作出一個(gè)完整的邏輯電路所需要的全部元件和連線。與分立元件電路相比，集成電路具有體積小、可靠性高、速度快的特點(diǎn)，而且輸入、輸出電平匹配，所以早已廣泛采用。根據(jù)電路內(nèi)部的結(jié)構(gòu)，可分為DTL、TTL、HTL、MOS管集成門(mén)電路等。分立元件門(mén)電路的缺點(diǎn)三極管-三極管集成邏輯（transistor-transistorlogic）1、體積大、工作不可靠。2、需要不同電源。3、各種門(mén)的輸入3.4TTL邏輯門(mén)電路+5VFR4R2R13kT2R5R3T3T4T1T5b1c1ABC“全高”VIH=3.6V全導(dǎo)通電位被嵌在2.1V全反偏1V截止1、TTL與非門(mén)的電路結(jié)構(gòu)及工作原理結(jié)論：輸入端A、B、C中全為高電平時(shí)，輸出端為低電平bce1e2e34.3v飽和飽和0.3v3.4TTL邏輯門(mén)電路+5VFR4R2R13kT2R5R+5VFR4R2R13kT2R5R3T3T4T1T5b1c1ABC“0.3v”截止b1點(diǎn)電位1V5V導(dǎo)通結(jié)論：輸入端A。B。C中至少有一個(gè)為低電平時(shí)，輸出端為高電平深度飽和0.4v截止3.6v+5VFR4R2R13kT2R5R3T3T4T1T5b1c12、TTL與非門(mén)的電壓傳輸特性和抗干擾能力1）、電壓傳輸特性:輸入電壓與輸出電壓的關(guān)系曲線。+5VFR4R2R13kT2R5R3T3T4T1T5b1c1ABC輸出高電平輸出低電平閾值電壓:UTH=1.4VT2、T5截止，T3、T4導(dǎo)通T2導(dǎo)通、T5截止，T3、T4導(dǎo)通T2、T5飽和導(dǎo)通2、TTL與非門(mén)的電壓傳輸特性和抗干擾能力1）、電壓傳輸特性2）、抗干擾能力TTL門(mén)電路的輸出高低電平不是一個(gè)值，而是一個(gè)范圍。同樣，它的輸入高低電平也有一個(gè)范圍。邏輯門(mén)電路的輸入、輸出端電壓值必須介于最小值和最大值之間，才能看成有效的邏輯1或邏輯0。輸入端：低電平輸入=0V~0.8V；高電平輸入=1.8V~5V。輸出端：低電平輸出=0V~0.4V；高電平輸出=2.4V~5V。

開(kāi)門(mén)電平：輸出為邏輯低電平時(shí)，所允許的輸入高電平的最小值。典型值VON=1.8V

關(guān)門(mén)電平：輸出為邏輯高電平時(shí)，所允許的輸入低電平的最大值。典型值VOFF=0.8V典型值UOL=0.3V

UOH=3.6V

典型值UIL=0.3V

UIH=3.6V2）、抗干擾能力TTL門(mén)電路的輸出高低電平不低電平噪聲容限(輸入低電平的抗干擾能力)：

VNL＝VOFF-VOL（max）高電平噪聲容限(輸入高電平的抗干擾能力)：

VNH＝VOH（min）-VONVNL越大，TTL與非門(mén)在輸入低電平時(shí)抗正干擾能力越強(qiáng)。VNH越大，TTL與非門(mén)在輸入高電平時(shí)抗負(fù)干擾能力越強(qiáng)。

把與非門(mén)邏輯關(guān)系不會(huì)發(fā)生錯(cuò)誤時(shí)允許的最大干擾電壓，稱為噪聲容限(noisemargin)。低電平噪聲容限(輸入低電平的抗干擾能力)：3、TTL與非門(mén)的輸入、輸出特性和帶負(fù)載能力1）TTL與非門(mén)的輸入特性（輸入端的伏安特性）a.VI=VIL=0.3V時(shí)負(fù)號(hào)表示輸入電流流出門(mén).VIL=0.3VIIL=?R13kΩT10.3VIILVCCbe2be5輸入端等效電路VI=0V時(shí)3、TTL與非門(mén)的輸入、輸出特性和帶負(fù)載能力1）TTL與非門(mén)b.VI=VIH=3.6V時(shí)T1處于倒置放大狀態(tài)一般情況下，IIH<40μA正號(hào)表示輸入電流流進(jìn)門(mén).★VIH=3.6VIIH=?R13kΩT13.6VIIHVCCbe2be5VB1=2.1V輸入端等效電路當(dāng)VI增大到1.3V以后，T5開(kāi)始導(dǎo)通，VB1被鉗制在2.1V左右。b.VI=VIH=3.6V時(shí)T1處于倒置放大狀態(tài)一般情況下，4.輸入端懸空相當(dāng)于接高電平輸入端懸空時(shí)，VCC通過(guò)R1加在T1集電結(jié)、T2、T5發(fā)射結(jié)上，使T2、T5導(dǎo)通，輸出低電平。故相當(dāng)于輸入端接高電平。3.輸入端伏安特性曲線結(jié)論：當(dāng)輸入為低電平時(shí)，輸入電流流出門(mén)，大小為1.4mA；當(dāng)輸入為高電平時(shí)，輸入電流流進(jìn)門(mén)，很小<40μA。iI/mA0.51.01.52.0-0.5-1.0-1.5-2.0-0.5-1.0vI/V<40uAR14kΩT1VCCbe2be5VB1=2.1V4.輸入端懸空相當(dāng)于接高電平輸入端懸空時(shí)，VCC通過(guò)R1加在2）TTL與非門(mén)輸入端負(fù)載特性

開(kāi)始時(shí)，RI增大VI也隨之升高，但VI升高到1.4時(shí)，T5管開(kāi)始導(dǎo)通，VB1被鉗制在2.1V，此后RI無(wú)論怎樣加大，VI都保持在1.4V不再升高。

對(duì)輸入端負(fù)載電阻的限制：2）TTL與非門(mén)輸入端負(fù)載特性開(kāi)始時(shí)，RI(1).輸出為高電平時(shí)的輸出特性輸出高電平時(shí)，T4導(dǎo)通，T5截止,電流流出門(mén)：拉電流為了保證Vo為標(biāo)準(zhǔn)的高電平VOHmin，對(duì)拉電流的最大值IOHmax要有一定的限制。RL↓→|iL|↑

→

VR4↑

→

VOH↓RLVOHiLVCCR4T3R2T4R5iL/mA2030103.02.01.0VOH/V3.6403）TTL與非門(mén)的輸出特性(輸出電壓隨負(fù)載電流的變化情況)拉電流負(fù)載：增加會(huì)使與非門(mén)的輸出高電平下降。(1).輸出為高電平時(shí)的輸出特性輸出高電平時(shí)，T4導(dǎo)通，T5(2).輸出為低電平時(shí)的輸出特性RL↓→iL↑→T5飽和程度↓→

VCE5↑→VOL↑輸出低電平時(shí)，T4截止，T5飽和VCCR3VOLT5iLRL電流流進(jìn)門(mén)：灌電流為了保證輸出為低電平，實(shí)際使用時(shí)灌電流要有一定的限制，即灌電流必須小于輸出低電平時(shí)的最大最大灌電充值IOLmax。iL/mA2030102.01.0VOL/V0.35040灌電流負(fù)載：增加會(huì)使與非門(mén)的輸出低電平上升。(2).輸出為低電平時(shí)的輸出特性RL↓→iL↑→T5飽3.5其它類(lèi)型的TTL門(mén)電路1、集電極開(kāi)路的與非門(mén)（OC門(mén)）1）問(wèn)題的提出標(biāo)準(zhǔn)TTL與非門(mén)進(jìn)行與運(yùn)算:&ABEF&CD&G1&ABEF&CDG

能否“線與”？wire-and3.5其它類(lèi)型的TTL門(mén)電路1、集電極開(kāi)路的與非門(mén)（OC門(mén)TTL與非門(mén)的輸出電阻很低。這時(shí)，直接線與會(huì)使電流i劇烈增加。i功耗T4熱擊穿UOL與非門(mén)2：不允許直接“線與”與非門(mén)1

截止與非門(mén)2

導(dǎo)通UOHUOL與非門(mén)1：i問(wèn)題：TTL與非門(mén)能否直接線與？&ABEF&CDG+5VR4R2T4T5+5VR4R2T4T5克服上述局限性的辦法：把輸出級(jí)改成集電極開(kāi)路的三極管結(jié)構(gòu)。稱為集電極開(kāi)路的門(mén)電路，簡(jiǎn)稱OC門(mén).TTL與非門(mén)的輸出電阻很低。這時(shí)，直接線與會(huì)使電流i劇烈+5VFR2R13kT2R3T1T5b1c1ABC集電極懸空T3無(wú)T3,T4+5VFR2R13kT2R3T1T5b1c1