一般集成電路中使用的無(wú)源元件電阻課件

半導(dǎo)體集成電路學(xué)校：西安理工大學(xué)院系：自動(dòng)化學(xué)院電子工程系專業(yè)：電子、微電時(shí)間：秋季學(xué)期11/21/20221半導(dǎo)體學(xué)校：西安理工大學(xué)11/21/20221第3章集成電路中的無(wú)源元件集成電阻器集成電容器11/21/20222第3章集成電路中的無(wú)源元件集成電阻器11/21/20222集成電路中的無(wú)源元件一般集成電路中使用的無(wú)源元件:電阻、電容常見的無(wú)源元件有電阻、電容、電感11/21/20223集成電路中的無(wú)源元件一般集成電路中使用的無(wú)源元件:常見的無(wú)源集成電路中的無(wú)源元件1電阻wdL11/21/20224集成電路中的無(wú)源元件1電阻wdL11/21/2常用集成電阻器基區(qū)擴(kuò)散電阻發(fā)射區(qū)擴(kuò)散電阻、埋層擴(kuò)散電阻基區(qū)溝道電阻、外延層電阻離子注入電阻多晶硅電阻、MOS電阻11/21/20225常用集成電阻器基區(qū)擴(kuò)散電阻11/21/20225氧化膜pnP型擴(kuò)散層（電阻）基區(qū)擴(kuò)散電阻11/21/20226氧化膜pnP型擴(kuò)散層基區(qū)擴(kuò)散電阻11/21/20226氧化膜pnnP型擴(kuò)散層（電阻）基區(qū)擴(kuò)散電阻（Rs=100-200/)Rs為基區(qū)擴(kuò)散的薄層電阻L、W為電阻器的長(zhǎng)度和寬度端頭修正拐角修正因子橫向擴(kuò)散修正因子薄層電阻值Rs的修正小阻值電阻可采用胖短圖形一般阻值電阻可采用瘦長(zhǎng)圖形對(duì)大阻值電阻可采用折疊圖形VCCLw11/21/20227氧化膜pnnP型擴(kuò)散層基區(qū)擴(kuò)散電阻Rs為基區(qū)擴(kuò)散的薄層電阻端11/21/2022811/21/20228氧化膜pnP型擴(kuò)散層（電阻）基區(qū)擴(kuò)散電阻最小條寬的設(shè)計(jì)設(shè)計(jì)規(guī)則決定最小條寬工藝水平和精度流經(jīng)電阻的最大電流取三者中的最大者11/21/20229氧化膜pnP型擴(kuò)散層基區(qū)擴(kuò)散電阻最小條寬的設(shè)計(jì)設(shè)計(jì)規(guī)則決定最氧化膜p5~10%如果L>>W,可以忽略不記11/21/202210氧化膜p5~10%如果L>>W,可以忽略不如果工藝控制水平可使由線寬引起的電阻相對(duì)誤差η小于10%,11/21/202211如果工藝控制水平可使由線寬引起的電阻相對(duì)誤差η小于10%,111/21/20221211/21/202212氧化膜pnn耗盡層（反向偏壓）夾層電阻區(qū)域夾層電阻（RF=2-10K/)n+nN型擴(kuò)散層基區(qū)溝道電阻11/21/202213氧化膜pnn耗盡層夾層電阻區(qū)域夾層電阻n+nN型擴(kuò)散層基區(qū)溝SiSiO2LeffLW多晶硅電阻11/21/202214SiSiO2LeffLW多晶硅電阻11/21/202214集成電路中的無(wú)源元件2電容導(dǎo)電層絕緣層11/21/202215集成電路中的無(wú)源元件2電容導(dǎo)電層絕緣層11/2氧化膜pN+平板型電容雙極集成電路中的MOS電容器鋁電極N-epitox=100nm時(shí)，CA=3.45e-4pF/um230pF需約0.1mm2特點(diǎn)：1.單位面積電容值較小2.擊穿電壓BV較高（大于50V）隔離槽N＋BV＝EBtox絕緣層的擊穿電場(chǎng)強(qiáng)度（5～10）×106V/cm11/21/202216氧化膜pN+平板型電容雙極集成電路中的MOS電容器鋁電極N-n疊式結(jié)構(gòu)電容槽式結(jié)構(gòu)電容氧化膜電容極板金屬引線nDRAM中常用的電容大電容結(jié)構(gòu)11/21/202217n疊式結(jié)構(gòu)電容槽式結(jié)構(gòu)電容氧化膜電容極板金屬引線nDRAM中一般材料純度在99.9％已認(rèn)為很高了，有0.1％的雜質(zhì)不會(huì)影響物質(zhì)的性質(zhì)。而半導(dǎo)體材料不同，純凈的硅在室溫下：＝21400Ω·cm如果在硅中摻入雜質(zhì)磷原子，使硅的純度仍保持為99.9999％。則其電阻率變?yōu)椋海?.2Ω·cm。因此，可利用這一性質(zhì)通過摻雜質(zhì)的多少來(lái)控制硅的導(dǎo)電能力。半導(dǎo)體的導(dǎo)電能力隨所含的微量雜質(zhì)而發(fā)生顯著變化11/21/202218半導(dǎo)體的導(dǎo)電能力隨所含的微量雜質(zhì)而發(fā)生顯著變化11/21/2N型半導(dǎo)體與P型半導(dǎo)體N型半導(dǎo)體P型半導(dǎo)體施主雜質(zhì)受主雜質(zhì)11/21/202219N型半導(dǎo)體與P型半導(dǎo)體N型半導(dǎo)體P型半導(dǎo)體施主雜質(zhì)受主雜質(zhì)1半導(dǎo)體材料的導(dǎo)電率電子以速度Vd移動(dòng)則有:由式(1)、式（2）可得電子濃度電子遷移率要改變半導(dǎo)體材料的電導(dǎo)率改變n0E11/21/202220半導(dǎo)體材料的導(dǎo)電率電子以速度Vd移動(dòng)則有:由式(1)、式（2作業(yè)教科書P65-3.1教科書P66-3.7(注：氧化層厚度改為0.1微米）教科書P66-3.811/21/202221作業(yè)教科書P65-3.111/21/202221半導(dǎo)體集成電路學(xué)校：西安理工大學(xué)院系：自動(dòng)化學(xué)院電子工程系專業(yè)：電子、微電時(shí)間：秋季學(xué)期11/21/202222半導(dǎo)體學(xué)校：西安理工大學(xué)11/21/20221第3章集成電路中的無(wú)源元件集成電阻器集成電容器11/21/202223第3章集成電路中的無(wú)源元件集成電阻器11/21/20222集成電路中的無(wú)源元件一般集成電路中使用的無(wú)源元件:電阻、電容常見的無(wú)源元件有電阻、電容、電感11/21/202224集成電路中的無(wú)源元件一般集成電路中使用的無(wú)源元件:常見的無(wú)源集成電路中的無(wú)源元件1電阻wdL11/21/202225集成電路中的無(wú)源元件1電阻wdL11/21/2常用集成電阻器基區(qū)擴(kuò)散電阻發(fā)射區(qū)擴(kuò)散電阻、埋層擴(kuò)散電阻基區(qū)溝道電阻、外延層電阻離子注入電阻多晶硅電阻、MOS電阻11/21/202226常用集成電阻器基區(qū)擴(kuò)散電阻11/21/20225氧化膜pnP型擴(kuò)散層（電阻）基區(qū)擴(kuò)散電阻11/21/202227氧化膜pnP型擴(kuò)散層基區(qū)擴(kuò)散電阻11/21/20226氧化膜pnnP型擴(kuò)散層（電阻）基區(qū)擴(kuò)散電阻（Rs=100-200/)Rs為基區(qū)擴(kuò)散的薄層電阻L、W為電阻器的長(zhǎng)度和寬度端頭修正拐角修正因子橫向擴(kuò)散修正因子薄層電阻值Rs的修正小阻值電阻可采用胖短圖形一般阻值電阻可采用瘦長(zhǎng)圖形對(duì)大阻值電阻可采用折疊圖形VCCLw11/21/202228氧化膜pnnP型擴(kuò)散層基區(qū)擴(kuò)散電阻Rs為基區(qū)擴(kuò)散的薄層電阻端11/21/20222911/21/20228氧化膜pnP型擴(kuò)散層（電阻）基區(qū)擴(kuò)散電阻最小條寬的設(shè)計(jì)設(shè)計(jì)規(guī)則決定最小條寬工藝水平和精度流經(jīng)電阻的最大電流取三者中的最大者11/21/202230氧化膜pnP型擴(kuò)散層基區(qū)擴(kuò)散電阻最小條寬的設(shè)計(jì)設(shè)計(jì)規(guī)則決定最氧化膜p5~10%如果L>>W,可以忽略不記11/21/202231氧化膜p5~10%如果L>>W,可以忽略不如果工藝控制水平可使由線寬引起的電阻相對(duì)誤差η小于10%,11/21/202232如果工藝控制水平可使由線寬引起的電阻相對(duì)誤差η小于10%,111/21/20223311/21/202212氧化膜pnn耗盡層（反向偏壓）夾層電阻區(qū)域夾層電阻（RF=2-10K/)n+nN型擴(kuò)散層基區(qū)溝道電阻11/21/202234氧化膜pnn耗盡層夾層電阻區(qū)域夾層電阻n+nN型擴(kuò)散層基區(qū)溝SiSiO2LeffLW多晶硅電阻11/21/202235SiSiO2LeffLW多晶硅電阻11/21/202214集成電路中的無(wú)源元件2電容導(dǎo)電層絕緣層11/21/202236集成電路中的無(wú)源元件2電容導(dǎo)電層絕緣層11/2氧化膜pN+平板型電容雙極集成電路中的MOS電容器鋁電極N-epitox=100nm時(shí)，CA=3.45e-4pF/um230pF需約0.1mm2特點(diǎn)：1.單位面積電容值較小2.擊穿電壓BV較高（大于50V）隔離槽N＋BV＝EBtox絕緣層的擊穿電場(chǎng)強(qiáng)度（5～10）×106V/cm11/21/202237氧化膜pN+平板型電容雙極集成電路中的MOS電容器鋁電極N-n疊式結(jié)構(gòu)電容槽式結(jié)構(gòu)電容氧化膜電容極板金屬引線nDRAM中常用的電容大電容結(jié)構(gòu)11/21/202238n疊式結(jié)構(gòu)電容槽式結(jié)構(gòu)電容氧化膜電容極板金屬引線nDRAM中一般材料純度在99.9％已認(rèn)為很高了，有0.1％的雜質(zhì)不會(huì)影響物質(zhì)的性質(zhì)。而半導(dǎo)體材料不同，純凈的硅在室溫下：＝21400Ω·cm如果在硅中摻入雜質(zhì)磷原子，使硅的純度仍保持為99.9999％。則其電阻率變?yōu)椋海?.2Ω·cm。因此，可利用這一性質(zhì)通過摻雜質(zhì)的多少來(lái)控制硅的導(dǎo)電能力。半導(dǎo)體的導(dǎo)電能力隨所含的微量雜質(zhì)而發(fā)生顯著變化11/21/202239半導(dǎo)體的導(dǎo)電能力隨所含的微量雜質(zhì)而發(fā)生顯著變化11/21/2N型半導(dǎo)體與P型半導(dǎo)體N型半導(dǎo)體P型半導(dǎo)體施主雜質(zhì)受主雜質(zhì)11/21/202240N型半導(dǎo)體與P型半導(dǎo)體N型半導(dǎo)體P型半導(dǎo)體施主雜質(zhì)受主雜質(zhì)1半導(dǎo)體材料的導(dǎo)