QuartusII設(shè)計(jì)八進(jìn)制計(jì)數(shù)器的兩種方法

一、實(shí)驗(yàn)內(nèi)容及代碼一、實(shí)驗(yàn)?zāi)康模?、掌握ISE軟件的基本使用方法。2、掌握利用ISE進(jìn)行硬件描述語言VHDL編程的方法。3、掌握基于ISE的軟件仿真方法。4、了解利用ISE和實(shí)驗(yàn)系統(tǒng)進(jìn)行硬件仿真的方法。二、實(shí)驗(yàn)內(nèi)容：1、軟件的啟動(dòng)：?jiǎn)螕糸_始”進(jìn)入程序"選中Altera程序組下的“QuartusII8.0WEBEdition子程序組，點(diǎn)擊“QuartusII8.0WEBEdition程序項(xiàng)。或者在桌面上雙擊 “QuartusII8.0WebEdition程序圖標(biāo)。2、新建項(xiàng)目：QuartusII建議相關(guān)的設(shè)計(jì)、仿真、目標(biāo)文件等信息都以項(xiàng)目的形式管理。項(xiàng)目文件建議保存在一個(gè)用戶指定的文件夾中。因此我們首先要利用 Windows操作系統(tǒng)建立一個(gè)文件夾。然后，通過界面左邊任務(wù)列表中的“OpenNewProjectWizard選項(xiàng)，或者主菜單File下有“NewProjectWizard?菜單進(jìn)入新項(xiàng)目向?qū)Ы缑?。向?qū)Ы榻B界面提示用戶，本向?qū)б斎氲膬?nèi)容有項(xiàng)目的名稱和目錄；頂層設(shè)計(jì)文件的名稱；項(xiàng)目和庫文件；目標(biāo)器件族和目標(biāo)器件； EDA工具設(shè)置。點(diǎn)擊“Next按鈕進(jìn)入下一個(gè)對(duì)話框界面。在此界面中需要填寫項(xiàng)目名 Nameofproject,工作目錄WorkingDirectoryforthisproject,頂層文件名要和設(shè)計(jì)文件中的實(shí)體名一致。點(diǎn)擊“Nex胺鈕，進(jìn)入向?qū)У南乱粋€(gè)對(duì)話框。在這里可以把已有的文件納入新的項(xiàng)目中。如果有已經(jīng)存在的文件，那么可以通過這一步，將其歸入本項(xiàng)目。然后點(diǎn)擊 “Nex限鈕，進(jìn)入硬件選擇對(duì)話框。點(diǎn)擊 “Nex股鈕，進(jìn)入Summary對(duì)話框，如下圖所示。對(duì)話框中的內(nèi)容是之前各步輸入信息 的歸納，如果核對(duì)無誤，點(diǎn)擊“Finish^鈕。系統(tǒng)自動(dòng)生成對(duì)應(yīng)的項(xiàng)目。3、建立新的VHDL源文件：完成項(xiàng)目新建后，點(diǎn)擊主菜單”File中的“New菜單項(xiàng)，彈出文件類型選擇對(duì)話框。選擇VHDLFile項(xiàng)，系統(tǒng)進(jìn)入VHDL程序編輯界面。在這個(gè)編輯界面中，按照VHDL語法輸入程序。完成后，點(diǎn)擊保存”按鈕，將寫好的程序保存到工作目錄下，記得程序中的實(shí)體名要和頂層設(shè)計(jì)文件名一致。4、VHDL程序設(shè)計(jì)：要求設(shè)計(jì)一個(gè)用狀態(tài)機(jī)實(shí)現(xiàn)的八進(jìn)制計(jì)數(shù)器。 根據(jù)功能要求，設(shè)計(jì)電路的輸入、輸出，根據(jù)邏輯關(guān)系確定輸入、輸出之間的邏輯關(guān)系，設(shè)計(jì)算法描述這種邏輯關(guān)系，用VHDL語言描述算法，得到如下的VHDL程序。PACKAGEMTYPEISTYPESTATE_TIS(S0,S1,S2,S3,S4,S5,S6,S7);ENDPACKAGEMTYPE;LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEWORK.MTYPE.ALL;ENTITYCOUNTER8ISPORT(CLK,INC:INSTD_LOGIC;RST:INBOOLEAN;CARRY1:OUTSTD_LOGIC);ENDENTITYCOUNTER8;ARCHITECTUREARTOFCOUNTER8ISSIGNALCURRENT_STATE,NEXT_STATE:STATE_T;BEGINSYNC:PROCESS(CLK,RST)ISBEGINIF(RST)THENCURRENT_STATE<=S0;ELSIF(CLK'EVENTANDCLK='1')THENCURRENT_STATE<=NEXT_STATE;ENDIF;ENDPROCESSSYNC;FSM:PROCESS(CURRENT_STATE)ISBEGINNEXT_STATE<=S0;IF(INC='1')THENCASECURRENT_STATEISWHENS0=>NEXT_STATE<=S1;WHENS1=>NEXT_STATE<=S2;WHENS2=>NEXT_STATE<=S3;WHENS3=>NEXT_STATE<=S4;WHENS4=>NEXT_STATE<=S5;WHENS5=>NEXT_STATE<=S6;WHENS6=>NEXT_STATE<=S7;WHENS7=>NEXT_STATE<=S0;ENDCASE;ENDIF;IFCURRENT_STATE=S7THENCARRY1<='1';ELSECARRY1<='0';ENDIF;ENDPROCESSFSM;ENDARCHITECTUREART;5、檢查、編譯、綜合VHDL源文件：在軟件的主工具欄上有一個(gè)棕色的Compiler圖標(biāo)。點(diǎn)擊后，軟件自動(dòng)進(jìn)行編譯。如果程序中有錯(cuò)誤或者警告，在界面下方的信息框中會(huì)有顯示： 如果沒有錯(cuò)誤，點(diǎn)擊對(duì)話框中的“確定”按鈕。6、軟件仿真；點(diǎn)擊“File”菜單下的“New”子菜單，在彈出的對(duì)話框中選擇“VectorWaveformFile”。在此界面中間的空白處，單擊鼠標(biāo)右鍵，在彈出的右鍵菜單中選擇“InsertNodeorBus彈出如下對(duì)話框，在對(duì)話框中點(diǎn)擊“NodeFinder”按鈕。在上面所示的對(duì)話框中的“Filter”邊上的下拉列表中選擇Pinsall,點(diǎn)擊旁邊的“List”按鈕。在“NodesFound列表框中出現(xiàn)程序中已有的端口列表。選擇在仿真中要用到的端口，導(dǎo)入“SelectedNodes”列表中。點(diǎn)擊“OK”按鈕，彈出對(duì)話框，再點(diǎn)擊“OK”按鈕，進(jìn)入激勵(lì)輸入界面。用上圖左邊的工具欄中的信號(hào)設(shè)置激勵(lì)。 根據(jù)程序的功能設(shè)計(jì)不同的激勵(lì)，并保存。點(diǎn)擊工具中藍(lán)色的仿真開始按鈕： 等待片刻，出現(xiàn)仿真結(jié)果，可對(duì)照真值表檢查結(jié)果是否正確。7、編寫一種用其他方法實(shí)現(xiàn) 8進(jìn)制計(jì)數(shù)器功能的程序。代碼如下：PACKAGEMTYPEISTYPESTATE_TIS(S0,S1,S2,S3,S4,S5,S6,S7);ENDPACKAGEMTYPE;LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_SIGNED.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;USEWORK.MTYPE.ALL;ENTITYCOUNT8ISPORT(CLK:INSTD_LOGIC;CLR:INSTD_LOGIC;ENA:INSTDLOGIC;CQ:OUTSTD_LOGIC_VECTOR(2DOWNTO0);CARRY1:OUTSTD_LOGIC);ENDENTITYCOUNT8;ARCHITECTUREARTOFCOUNT8ISSIGNALCQI:STD_LOGIC_VECTOR(2DOWNTO0);BEGINPROCESS(CLK,CLR,ENA)BEGINIFCLR='1'THENCQI<="000";ELSIFCLK'EVENTANDCLK='1'THENIFENA='1'THENIFCQI="111"THENCQI<="000";CARRY1<='1';ELSECQI<=CQI+'1';CARRY1<='0';ENDIF;ENDIF;ENDIF;ENDPROCESS;CQ<=CQI;ENDART;檢查、編譯、綜合VHDL源文件，檢查沒有錯(cuò)誤后進(jìn)行軟件仿真創(chuàng)建“VectorWaveformFile”。根據(jù)程序的功能設(shè)計(jì)不同的激勵(lì)，并保存。點(diǎn)擊工具中藍(lán)色的仿真開始按鈕：等待片刻，出現(xiàn)仿真結(jié)果并檢查結(jié)果是否正確

仿真結(jié)果如圖:NmeVtlu#NmeVtlu#i16.25CAurnAOCLKA1CLRA0CQA[1：-CQ(2]A0-CQ(1]A0Lcq[o]A1ENAA1n),om190.0m1110.0ns130.0ns1 1150.0ns11TO.Oni1L90,Qns1210.0ns230.0ds1 1250.01L_nLTL^^_r_anL_n_n_r_n_TL[0]X[i]*[21X[刃，[4]天[5]][R]([Ht[0]X⑴舊五⑷;([5]|[6]Xmt[0](1111il\ ] 1 . 1_L'' 1~lBJ_ _ J_L_JI_II_1 _-二、設(shè)計(jì)思路(1)CLK為時(shí)鐘信號(hào)，由時(shí)鐘信號(hào)的下降沿觸發(fā)計(jì)數(shù)；(2)CLR為清零控制端，當(dāng)CQ0,CQ1,CQ2為高電平時(shí)清零;⑶CARRY1為置數(shù)控制端，當(dāng)其為高電平時(shí)將置數(shù)輸入端數(shù)據(jù)加載到輸