高速數(shù)據(jù)采集系統(tǒng)的設(shè)計-畢業(yè)論文外文翻譯_第1頁
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南京郵電大學(xué)畢業(yè)設(shè)計(論文)外文資料翻譯學(xué) 院專 業(yè)

通信與信息工程學(xué)院通信工程學(xué)生姓名班級學(xué)號外文出處

IEEEJournals&Magazines附件:1.外文資料翻譯譯文; 2.外文原文指導(dǎo)教師評價:1.翻譯內(nèi)容與課題的結(jié)合度:□優(yōu)□良□中□差2.翻譯內(nèi)容的準(zhǔn)確、流暢:□優(yōu)□良□中□差3.專業(yè)詞匯翻譯的準(zhǔn)確性:□優(yōu)□良□中□差4.翻譯字符數(shù)是否符合規(guī)定要求:□符合□不符合指導(dǎo)教師簽名:朱洪波2015 年 4 月 17 日高速數(shù)據(jù)采集系統(tǒng)的設(shè)計張俊杰,章鳳一,葉家駿(上海大學(xué)特種光纖和光纖接入教育部重點實驗室部,上海 200072)摘要:為滿足雷達信號采集的要求,設(shè)計了一種基于 PCI總線的12bit100MS/s的數(shù)據(jù)采集系統(tǒng)。該系統(tǒng)可實現(xiàn) 6GB數(shù)據(jù)的實時采集和存儲??删幊踢壿嬈骷刂茢?shù)據(jù)收集,存儲和傳輸。使用PCI主模式的PCI數(shù)據(jù)傳輸,傳輸速率達到60M字節(jié)/秒,(30兆赫的模擬信號)收集到的信號的信噪比可以達到55dB。關(guān)鍵詞:PCI控制器;可編程器件;抖動。1.總述隨著通信,雷達等領(lǐng)域的快速發(fā)展,所需處理模擬信號的帶寬和動態(tài)范圍也越來越大,DAC采樣速度和精度要求越來越高。高速度和高精度的數(shù)據(jù)收集所需的存儲器帶寬變得越來越大,因此,如何提高數(shù)據(jù)存儲器帶寬已經(jīng)成為高速數(shù)據(jù)采集系統(tǒng)設(shè)計的瓶頸之一。雷達系統(tǒng)的數(shù)據(jù)采集系統(tǒng)時鐘采樣頻率要求是至少100兆赫,對至少10位DAC分頻。而現(xiàn)有的計算機系統(tǒng)滿足不了雷達系統(tǒng)的實時傳輸?shù)囊?。但雷達信號的有用信息只占其中一小部分。如圖 1,因此,只要將有用信息采集和儲存,則可實現(xiàn)雷達信號樣本實時存儲。圖1根據(jù)雷達信號采集和存儲的特性,本文設(shè)計一個 12bit100MS/s 的數(shù)據(jù)采集系統(tǒng)。該系統(tǒng)采用了PCI總線連接到計算機,數(shù)據(jù)采集系統(tǒng)利用板卡大容量信息對有用信息進行實時處理,數(shù)據(jù)采集由系統(tǒng)外部出發(fā)信號控制。2.數(shù)據(jù)采集卡框架整個采集系統(tǒng)分為以下四個部分:模擬信號調(diào)制部分,時鐘脈沖處理模塊,數(shù)據(jù)緩存模塊,數(shù)據(jù)傳輸和觸發(fā)模塊。如圖2所示。圖22.1模擬信號調(diào)制模擬信號的調(diào)制包括:模擬信號前放,信號數(shù)控增益,單端轉(zhuǎn)差分布。模模擬信號前置運放采用AD9631實現(xiàn)輸入信號的阻抗匹配及信號的低通濾波。 在一個雷達系統(tǒng)中, 從不同的雷達站收集掃描目標(biāo)的雷達信號振幅是不同的,并且為了提高采集系統(tǒng)的信噪比,應(yīng)使ADC的模擬輸入信號的幅度接近滿幅。 所以將一個壓控增益運算放大器 AD603芯片加到前置運算放大器之后,以調(diào)節(jié) ADC輸入信號的范圍。電壓控制 AD603的增益芯片的模擬帶寬在90MHz時, 增益范圍-11dB一30dB。由一片 8位DAC芯片產(chǎn)生壓控芯片的的增益電壓,DAC的芯片選擇 MAX503 MAXIM 公司出品,芯片數(shù)字輸入由 FPGA控制和產(chǎn)生。數(shù)據(jù)采集系統(tǒng)的 ADC 是由AD公司12位100兆赫AD9432 的芯片,該模擬信號為 45MHz仍然具有65dB的信噪比。由于該ADC模擬信號為差分輸入差, 因此,從壓控增益芯片 AD603輸出的模擬信號經(jīng)過單端轉(zhuǎn)差分芯片AD8138連接到ADC芯片上,從ADC輸出的12bit數(shù)字信號直接連接到FPGA芯片上。2.2時鐘模塊為了增加所述采集系統(tǒng)的靈活性和通用性,該ADC采樣時鐘芯片可以是從外部時鐘,也可以從內(nèi)部時鐘。采樣時鐘的選擇由板卡跳線器決定。外部時鐘通過SMA連接器連接到電路板上,外部時鐘信號為TTL電平,由于ADC的采樣時鐘需要PECL電平,因此,外部時鐘時鐘由PECL電平轉(zhuǎn)換芯片MClOELl6連接到時鐘選擇模塊。ADC的內(nèi)部時鐘是由該系統(tǒng)的數(shù)控時鐘模塊生產(chǎn)。時鐘模塊選擇頻率合成器是NCSY89429。時鐘輸出的范圍在25兆赫至400兆赫之間,用于PECL輸出信號,可直接連接到ADC的采樣時鐘。該頻率合成器的時鐘輸出可被芯片的11位數(shù)字信號控制,可以精確調(diào)節(jié)輸出時鐘精度至1兆赫茲。11數(shù)字信號由FPGA控制。在數(shù)據(jù)采集系統(tǒng)中,特別是在高速數(shù)據(jù)采集系統(tǒng),該時鐘是一個非常重要的信號,不同時鐘抖動相差較大。當(dāng)采集系統(tǒng)的輸入模擬信號帶寬較大時,在計算采集系統(tǒng)的信噪比時鐘抖動不能被忽略。量化噪聲的因素也需要考慮“1,12位的ADC,當(dāng)輸入信號的頻率為40MHz時,信噪比和采樣時鐘抖動曲線如圖3所示,橫坐標(biāo)為對采樣時鐘抖動,y坐標(biāo)為采集系統(tǒng)的信噪比。從圖3中可以看出,為使ADC的采集系統(tǒng)的信噪比大于50dB,采樣時鐘抖動必須控制在10ps以內(nèi),否則,在所造成的外部時鐘抖動會降低AD9432的性能。本系統(tǒng)中采用SY89429芯片,輸出時鐘抖動峰最大值為25ps,時鐘抖動均方根為10ps左右,滿足系統(tǒng)的設(shè)計要求。如果要使用外部時鐘,必須選擇具有低抖動外部時鐘源。圖32.3高速數(shù)據(jù)緩存模塊高速ADC數(shù)據(jù)存儲由 A1tera公司生產(chǎn)的 CycloneFPGA芯片控制。如圖 4的邏輯結(jié)構(gòu)數(shù)據(jù)采集系統(tǒng)使用MICRON公司的2片MT48LC4M16A2SDRAM并聯(lián)作為系統(tǒng)的片上存儲器。并聯(lián)SDRAM內(nèi)存位寬為32位,16MB的容量,100MHz的時鐘頻率。比的SRAM芯片的SDRAM的芯片具有更高的工作速度,容量更大,為系統(tǒng)提供了設(shè)計的靈活性。為了改善的 SDRAM的傳輸帶寬,SDRAM控制器突發(fā)長度( burstlength)設(shè)為8,這個突發(fā)長度是除整頁的讀/寫的最大突發(fā)長度。從高速12位ADC過來100MHz的信號在觸發(fā)使能信號有效時,由存寫控制模塊把ADC數(shù)據(jù)流的位寬擴展l倍,擴展后的24比特采樣數(shù)據(jù)寫入FIF0中。當(dāng)存儲器讀控模塊檢測到在FIF0存儲數(shù)據(jù)深度得到大于8時,從剩余的FIFO8個24bit位的數(shù)據(jù)讀出,并使用wishbone(WB)14總線將數(shù)據(jù)傳送到SDRAM控制器,由SDRAM控制器把該數(shù)據(jù)寫入到外部的SDRAM芯片。雖然外部SDRAM芯片的數(shù)據(jù)總線寬度為32位,但實際使用只有24位,也就是理論上的SDRAM總線傳輸帶寬為300MB/秒。考慮到SDRAM的刷新和突發(fā)傳輸開銷,實際上可以實現(xiàn)200MB/s,而ADC的采樣數(shù)據(jù)傳輸帶寬為150MB/秒,因此,這足以滿足SDRAM控制器實時采樣數(shù)據(jù)存儲。存FIF0的容量為2KB,寬為24位。由于SDRAM的操作包括SDRAM的刷新,突發(fā)讀取和寫入操作,由于從存儲控制模塊輸出的數(shù)據(jù)沒有被存儲在實時的SDRAM中,所以使用存FIFO完成的數(shù)據(jù)存儲速度匹配和數(shù)據(jù)存儲在FPGA芯片中暫存。存儲器讀控模塊負(fù)責(zé)向SDRAM控制器發(fā)起突發(fā)寫操作,由于SDRAM控制器采用突發(fā)傳輸操作,所以每次控制模塊必須向SDRAM存儲器發(fā)送一塊(16個采樣數(shù)據(jù)),這需要ADC傳輸?shù)臄?shù)據(jù)的量必須是16的倍數(shù),也符合實際需求。為了提高WB寫入總線的傳輸性能,存儲器讀控制模塊一次檢測到在存FIFO中的數(shù)據(jù)的存儲量大于或等于一個塊,啟動WB寫總線操作。在整個數(shù)據(jù)采集系統(tǒng),SDRAM以環(huán)形形式存儲采樣數(shù)據(jù),提高了使用的SDRAM的效率,簡化了系統(tǒng)的邏輯設(shè)計。2.4數(shù)據(jù)傳輸和觸發(fā)模塊使用AMCC公司的PCI主控器件特殊的功能非常強大的,靈活運用

s5933傳輸采樣數(shù)據(jù)到計算機的內(nèi)存中。PCI總線的控制器芯片。它完全符合 PCI

S5933是一種局部總線規(guī)范2.1l,不僅可以做 PCI總線從設(shè)備,并且可以做 PCI總線主設(shè)備進行數(shù)據(jù)傳輸。 S5933擁有三個接口:PCI總線接口,ADDON 總線接口和外部 NVRAM 參數(shù)配置界面。 PCI總線接口和連接到該 PCI總線的計算機的插槽相連。計算機與用戶端可以通過 ADDON 總線接口的FIF0通道、PATH—THRU通道進行相互通信。PCI總線通過使用PATH.THRU渠道實現(xiàn)和客戶信息的交互。客戶端利用FIFO通道把本地存儲數(shù)據(jù)通過計算機的PCI總線傳遞到計算機內(nèi)存中。計算機使用S5933的PASS。TRU操作控制FPGA的內(nèi)部寄存器。當(dāng)計算機發(fā)出的PCI地址落在PASS—THRU定義的某個區(qū)中時,s5933通過PTATN向FPGA的PATH—TRU控制及譯碼邏輯發(fā)出請求。PATH—TRU控制與譯碼邏輯根據(jù)PTADR信號判斷本次操作是PATH-TRU讀操作還是寫操作,利用PTADR信號獲取本次PATH—THRU操作的地址信息(該地址存放在s5933的PATH—TRU地址寄存器內(nèi)部)。FPGA使用PATH-THRU地址信息對應(yīng)的解碼操作,選通內(nèi)部不同的寄存器:(1)根據(jù)計算機收集到的模擬信號最大數(shù)值,通過數(shù)控增益DAC寄存器使ADC的模擬信號輸入是接近全振幅。(2)通過ADC采樣時鐘寄存器設(shè)定ADC采樣時鐘工作(如果使用內(nèi)部時鐘頻率)。(3)設(shè)置ADC需要收集數(shù)據(jù)的總量:數(shù)據(jù)總量為32位的寄存器,足以滿足現(xiàn)有的雷達系統(tǒng)的需要,總數(shù)據(jù)寄存器必須是16的倍數(shù)。(4)通過模式配置寄存器設(shè)置ADC高速數(shù)據(jù)采集系統(tǒng)的操作模式:設(shè)置ADC的外部觸發(fā)信號觸發(fā)模式(電平觸發(fā)或邊沿觸發(fā)),設(shè)置ADC采樣信號的軟件觸發(fā)或硬件觸發(fā)(即外部觸發(fā)),可以控制ADC采樣。(5)設(shè)置觸發(fā)延遲時間:雷達系統(tǒng)的采樣時間觸發(fā)延時可以通過寄存器進行設(shè)置根據(jù)觸發(fā)模塊觸發(fā)條件,采樣的數(shù)據(jù)量和單次觸發(fā)采樣數(shù)量產(chǎn)生觸發(fā)使能信號,該信號相當(dāng)于存FIF0寫使能信號。計算機使用S5933的PCI主模塊FIF0通道實現(xiàn)采樣數(shù)據(jù)到計算機內(nèi)存的自動傳輸。s5933內(nèi)部的FIF0通道寫操作由FPGA完成,讀操作由s5933內(nèi)部控制器完成。一旦檢測到S5933WRFULL信號(F1F0信道滿信號)是無效的,或PCI主模塊寫FIF0通道不滿時,則從非空傳雙時鐘FIFO讀取數(shù)據(jù),并寫入到S5933的PI主模塊的寫FIFO的數(shù)據(jù)通道。高速緩存塊數(shù)記錄SDRAM控制器里面有多少數(shù)據(jù)塊要發(fā)送,在寫入數(shù)據(jù)的一個塊中,SDRAM的高速緩存塊數(shù)上升1,當(dāng)讀取從SDRAM數(shù)據(jù)的一個塊,高速緩存塊是減去1。傳雙時鐘FIFO的寫控制由傳讀控制邏輯完成。傳讀控制邏輯,傳雙時鐘FIFO的寫控制由傳讀控制邏輯完成。傳讀控制邏輯只有在采集數(shù)據(jù)沒有傳輸完畢且傳雙時鐘FIF0非滿時,才啟動wb讀總線操作,從SDRAM緩沖區(qū)讀取一個數(shù)據(jù)塊并把該數(shù)據(jù)塊寫入傳雙時鐘FlF0中。wishbone總線仲裁模塊實現(xiàn)wb寫總線與wb讀總線的仲裁,其采用固定優(yōu)先級的方式,wb寫總線的優(yōu)先級比wb讀總線的優(yōu)先級高,保證了采樣數(shù)據(jù)的實時本地存儲。3.軟件設(shè)計為了提高數(shù)據(jù)傳輸速率,并降低了 CPU資源占用,數(shù)據(jù)采集是通過使用 PCI主動控制方式來實現(xiàn)數(shù)據(jù)到計算機內(nèi)存的傳輸。 然而由于 S5933芯片單次傳輸數(shù)據(jù)的最大數(shù)量 64MB,,所以如果你想連續(xù)發(fā)送大于 64MB的數(shù)據(jù),則需要多次啟動主模式數(shù)據(jù)傳輸。在數(shù)據(jù)傳輸?shù)倪^程中,CPU不進行過程控制。軟件首先執(zhí)行 PCI總線掃描,獲得 S5933芯片占用 PCI配置的空間地址,然后向操作系統(tǒng)申請用于收集數(shù)據(jù)被傳遞到計算機的存儲器的物理空間,并且將該地址映射到 s5933PCI主設(shè)備的物理空間。然后軟件配置 S5933芯片內(nèi)部寄存器,包括DMA傳輸數(shù)據(jù)量和PCI總線傳輸特性等寄存器,并且可以使s5933PCI主控操作。S5933等待FPGA發(fā)送采集數(shù)據(jù),如果S5933內(nèi)置寫FIFO芯片的通道不為空,則發(fā)起PCI總線操作把數(shù)據(jù)傳遞到計算機內(nèi)存中。軟件根據(jù)實際雷達需求通過s5933的PASS-TRU操作對FPGA內(nèi)部相關(guān)寄存器進行配置,設(shè)置數(shù)據(jù)采集系統(tǒng)相關(guān)參數(shù),并觸發(fā)使能FPGA數(shù)據(jù)。雷達信號的數(shù)據(jù)采集和存儲由硬件自動完成,當(dāng)采樣數(shù)據(jù)到達S5933單次數(shù)據(jù)傳輸量時,S5933向計算機申請一個中斷。軟件在中斷處理程序完成取樣數(shù)據(jù)的讀取和庫存操作,并且對采樣的數(shù)據(jù)進行了相應(yīng)的處理,例如FFT變換。在計算機進行多次DMA數(shù)據(jù)傳輸參數(shù)設(shè)置期間,數(shù)據(jù)采集卡的大容量的高速緩存以確保樣本數(shù)據(jù)存儲的無損失。性能分析與測試在本文中,數(shù)據(jù)采集系統(tǒng)的采樣頻率為 25兆赫到100兆赫,可以動態(tài)地按 1兆Hz步長進行調(diào)整。采集系統(tǒng)來支持多個外部觸發(fā)模式,外部觸發(fā)方式由可編程邏輯器件動態(tài)設(shè)計。板卡內(nèi)置的 32MB內(nèi)存儲器決定了有用信息的采集時間,在采樣頻率 100兆赫時,有用信息獲取時間可以達到 160ms.該采集系統(tǒng)可實時傳輸?shù)臄?shù)據(jù)量受可編程邏輯器件寄存器的大小的和計算機內(nèi)存的大小限制,該系統(tǒng)采用了 32位寄存器,能夠傳輸?shù)臄?shù)據(jù)理論總量為 232個采樣點,即 6GB。。設(shè)計的數(shù)據(jù)采集系統(tǒng)經(jīng)過測試, PCI傳輸速度是 60MB/s的(多次 DMA數(shù)據(jù)傳輸),在100兆赫的工作頻率下為了實現(xiàn)雷達信息的實時采集, 雷達系統(tǒng)的掃描周期與有用信息采集時間之比應(yīng)該大于 2.5。本系統(tǒng)涉及的雷達有用信息采樣時間為 72μs,雷達掃描周期為 360us,因此,在本文中,高速數(shù)據(jù)采集系統(tǒng)能夠滿足雷達系統(tǒng)的實時存儲和傳輸?shù)男枨蟆y試表明,該系統(tǒng)信噪比超過 55分貝(30兆赫的模擬信號),該雷達系統(tǒng)能夠滿足需求的性能。5.結(jié)束語在本文中,根據(jù)雷達信號的特性來完成高速數(shù)據(jù)采集系統(tǒng)的設(shè)計。 該系統(tǒng)可以完成實時雷達信號的采集和存儲,該系統(tǒng)的 SNR性能達到了雷達的需求。由于采用可編程邏輯器件,所以該系統(tǒng)能夠滿足其他場合的需要。參考文獻[1]張?zhí)N玉、王元祥、胡修林.高速數(shù)據(jù)采集系統(tǒng)中的存儲瓶頸問題及其解決 [J].微計算機應(yīng)用, 2007,28(6):610—613.[2]張俊杰,喬崇,劉尉悅,等.高速數(shù)據(jù)采集系統(tǒng)時鐘抖動研究[J].中國科學(xué)技術(shù)大學(xué)學(xué)報,2005,35(2):227—231.[3]DaltND.ontheJitterRequirementsoftheSamplingClockforAnalog-t0-DigitalConveners[J].IEEETransactionsoncircuitsandsystems,2002,49(9):1354-1360.陳雙燕,王東輝·張鐵軍,等.基于WISHBONE的可兼容存儲器控制器設(shè)計[J]·計算機工程,2006,32(18):240-242.[5]張平,劉寄,伍衛(wèi)華·基于 s5933的高速數(shù)據(jù)采集卡控制設(shè)計 [J].重慶大學(xué)學(xué)報, 2006,29(10):69—73.HighspeeddataacquisitionsystemdesignZhangJunJie.ZhangYiFeng.YeJiaJun(SpecialopticalfiberandopticalaccesstotheministryofeducationkeylaboratoryofShanghaiuniversity,Shanghai200072)Abstract:tomeettherequirementsofradarsignalacquisition,designa12bit100Ms/sdatacollectionsystembasedonPCIbus.Thesystemcanrealize6GBofdatareal-timecollectionandstorage.Programmablelogicdevicestocontroldatacollection,storageandtransmission.PCIdatatransmissionusingPCImainmode,transmissionratereached60MB/s,thesignal-to-noiseratioofthesignalcollectedat55dB(30MHzanalogsignals).Keywords:thePCIcontroller;Programmabledevice;jitter.1.SummarizeWiththerapiddevelopmentofcommunication,radar,andotherfields,todealwithanalogsignalbandwidthanddynamicrangeismoreandmorebig,theDACsamplingspeedandprecisiondemandishigherandhigher.Highspeedandhighprecisiondatagatheringtherequiredmemorybandwidthisbecomingmoreandmorebig,therefore,howtoimprovethedatamemorybandwidthhasbecomeoneofthebottleneckofhigh-speeddataacquisitionsystemdesign.Radarsystemrequirementsofdataacquisitionsystemclocksamplingfrequencyis100MHZ,atleastforatleast10bitDACpointsfrequency.Whiletheexistingcomputersystemsatisfiestherequirementofthereal-timetransmissionofradarsystem.Butradarsignalusefulinformationmakeuponlyasmallpartofthem.Asshowninfigure1,therefore,aslongasthecollectionandstorageofusefulinformationcanrealizethereal-timeradarsignalsamplesstorage.figure1Accordingtothecharacteristicsofradarsignalcollectionandstorage,thispaperdesigneda12bit100Ms/softhedataacquisitionsystem.ThesystemUSESthePCIbusareconnectedtothecomputer,thelargecapacitydataacquisitionsystembyusingtheinterfacecardinformationusefulforreal-timeinformationprocessing,dataacquisitionsystemexternalsignalcontrol.2.Framework,DataacquisitioncardThewholecollectionsystemisdividedintothefollowingfourparts:Partanalogsignalmodulation,Theclockprocessingmodule,Datacachingmodule,Datatransmissionandtriggermodule.Asshowninfigure2.figure22.1 AnalogsignalmodulationAnalog signalmodulation, including: beforetheanalogsignalsandsignalnumericalcontrolgain,andsinglesideslipdistribution. Analogsignalpreop-ampinputsignaloftheimpedancematchingisrealizedbyusingAD9631low-passfilteringandsignal.Inaradarsystem,scanningthetargetandradarstationsfromdifferentcollectedradarsignalamplitudeisdifferent,andinordertoimprovethesignal-to-noiseratiooftheacquisitionsystem,shouldmakethesimulationoftheADCinputsignalamplitudeisclosetofullextent.Soafterpreop-ampaddedavoltage-controlledgainoperationalamplifierAD603chips,toadjusttherangeoftheADCinputsignal.VoltagecontrolledgainAD603chipsundertheanalogbandwidthof90MHz,itsscopeofgain-11dB30dB.Thevoltagecontrolledgaincontrolvoltageofthechipisproducedbya8bitDAC,DACchipselectMAX503MAXIMcompany,thedigitalinputisproducedbytheFPGAcontrolandchips.DataacquisitionsystemoftheADC12bitchipAD9432 100MHzofADcompany,theanalogsignalis45MHzstillhasasignal-to-noiseratioof65dB.DuetotheADCanalogsignalforthedifferentialinput,asaresult,fromthevoltagecontrolledgainAD603chipsafterasingle-endedoutputanalogsignalsdifferenceAD8138chipisconnectedtotheADCchip,from12bitADCoutputdigitalsignaldirectlyconnectedtotheFPGAchip.2.2 RTCInordertoincreasetheacquisitionsystem'sflexibilityanduniversality,theADCsamplingclockchipcanbefromanexternalclock,alsocanfromtheinternalclock.Thechoiceofthesamplingclockisdecidedbytheboardjumperwiredevice.ThroughaSMAconnectorisconnectedtotheexternalclockcollectionontheboard,theexternalclocksignalintoTTLlevel,duetotheADCsamplingclockneedtoPECLlevel,thereforetheexternalclockbyTTLtoPECLlevelconversionchipMClOELl6selectionmoduleconnectedtotheclock.TheADCinternalclockisproducedbyCNCclockmoduleofthesystem.NCSY89429clockmoduleselectionfrequencysynthesizer.Thedeviceclockoutputintherangeof25MHzto400MHz,theoutputsignalsforPECL,canbedirectlyconnectedtotheADCsamplingclock.Theclockoutputofthefrequencysynthesizercanbecontrolledandthe11digitalsignalchip,canaccuratetoadjusttheoutputclockprecisionlMHz.11digitalsignaliscontrolledbyFPGA.Inadataacquisitionsystem,especiallyinhighspeeddataacquisitionsystem,theclockisaveryimportantletter.Differentclockjitterarerelativelylarge.Whentheinputanalogsignalacquisitionsystembandwidthisgreater,theclockjitteronsignal-to-noiseratiooftheacquisitionsystemcannotbeignored.Thequantizationnoisefactorsintoconsiderationalso"1,rightInthe12bitADC,whentheinputsignalfrequencyis40MHz,signal-to-noiseratioandthesamplingclockjittercurveasshowninfigure3,theabscissaofsamplingclockjitter,ycoordinateforthesignal-to-noiseratiooftheacquisitionsystem.Canbeseenfromfigure3,tomakeADCacquisitionsystemsignaltonoiseratiogreaterthan50dB,samplingclockjittermustbecontrolledwithin10ps,otherwise,theSNRlosscausedbytheexternalclockjitterwilldegradetheperformanceoftheAD9432.SY89429chipisappliedinthissystem,theoutputclockjitterpeakmaximum25ps,clockjitterRMSforaround10ps,meetsthedesignrequirementsofthesystem.Ifyouwanttousetheexternalclock,mustchoosetohavelowjitteroftheexternalclocksource.figure32.3 HighspeeddatacachemoduleHigh-speedADCdatastorageisaCycloneFPGAchipbyA1teracompanycontrol.Logicalstructureasshowninfigure4figure4DataacquisitionsystemusingMT48LC4M16A2SDRAMparallel2tabletsuptoMICRONcompanyasasystemofon-chipmemory.ParallelSDRAM memorybitswideis32bit,thecapacityof16MB,theclockfrequencyof100MHz.ThanSRAMchipSDRAMchipshavehigherworkingspeed,largercapacity,providesmoreflexibilityforsystemdesign.InordertoimprovethetransmissionbandwidthofSDRAM,thebreakinglengthofSDRAMcontroller(burstlength)ateightTheburstlengthisinadditiontothefullpageread/writethebiggestburstlength.Fromhigh-speed12bitADCcomeover100MHzsignalatthetriggerenablingsignalisvalid,writtenbydepositoftheADCdataflowcontrolmoduletoextendtheltimes,extended24bitsamplingdatatosaveFIF0.WhenmemoryreadcontrolmoduledetectsthatthestoragedatainFIF0depthgets8,readfromtheremainingFIFO8and24bitdata,Andusethewishbone(wb)14busdatatransfertotheSDRAM controller,bythedatatotheexternalSDRAM chipSDRAMcontroller.AlthoughexternalSDRAMchipdatabuswidthis32bit,buttheactualuseofonly24bit,namelytheoryofSDRAMbustransmissionbandwidthis300MB/s.ConsideringtheSDRAMtorefreshandsuddentransmissionoverhead,actuallycanachieve200MB/s,andtheADCsamplingdatatransmissionbandwidthis150MB/s,therefore,isenoughtosatisfythereal-timesamplingdatastorageSDRAMcontroller.FIF0hasacapacityof2KB,wideis24bit.DuetotheactionsincludeSDRAMrefresh,readandwriteoperations,suddensuddenfromstoragecontrolmoduleoutputdataisnotstoredinreal-timeSDRAM,sousesaveFIF0completedatastoragespeedmatchinganddatastorewithintheFPGAchip.MemoryreadcontrolmoduleisresponsiblefortheSDRAMcontrollerbysuddenwrites,BecausetheSDRAMcontrolleradoptsthebursttransmissionoperation,soeverytimecontrolmodulemustbetransmittedtoSDRAMmemoryreadapieceofsamplingdata(16),ThisrequiresADCtransfertheamountofdatathatmustbeinmultiplesof16,alsoconformstotheactualdemand.Inordertoimprovethetransmissionperformanceofwbwritebus,memoryreadoncecontrolmoduledetectsthatthestorageamountofdataintheFIFOisgreaterthanorequaltoablock,startthewbwritebusoperation.Intheentiredataacquisitionsystem,SDRAMisstoredintheformofcircularsamplingdata,improvetheefficiencyoftheuseofSDRAM,simplifiesthelogicdesignofthesystem.2.4DatatransmissionandtriggermoduleUsingAMCCcompanys5933PCImasterdevicestransmitthesampleddatatoacomputer'smemory.S5933isakindofspecialfunctionisverystrong,flexibleuseofPCIbuscontrollerchip.ItcompletelyconformstothePCIlocalbusspecification2.1l,fromalreadycandoPCIbusdevice,andcandoPCIbusmasterdevicefordatatransmission.S5933havethreeinterfaces:PCIbusinterface,ADDONbusinterfaceandexternalNVRAMparametersconfigurationinterface.ThePCIbusinterfaceandthecomputerconnectedtothePCIbusslot.ComputerandusercanthroughtheADDONbusinterfaceofFIF0channelandPATH-THRUchanneltocommunicatewitheachother.PCIbusbyusingPATH.THRUchannelandclientinformationinteraction.ClientusingFIFOchanneltolocalstoredatathroughthecomputerPCIbustothecomputermemory.Computerusings5933PASS.TRUoperationcontroloftheFPGAinternalregisters.WhencomputerPCIaddressonPASS-THRUdefineazone,s5933tothePATHoftheFPGA-throughPTATNTRUanddecodinglogiccontrolrequest.PATH-TRUanddecodinglogiccontrolaccordingtodeterminetheoperatingPATH-PTADRsignalsTRUtoreadorwriteoperation,usingPTADRsignaltoobtainthePATH-THRUoperatingaddressinformation(theaddressstoredins5933PATH-TRUinternalregisters).TheFPGAusingPATH-THRUaddressinformationforthecorrespondingdecodingoperation,strobeinternaldifferentregisters.Computerusings5933PASS.TRUoperationcontroloftheFPGAinternalregisters.WhencomputerPCIaddressonPASS-THRUdefineazone,s5933tothePATHoftheFPGA-throughPTATNTRUanddecodinglogiccontrolrequest.PATH-TRUanddecodinglogiccontrolaccordingtodeterminetheoperatingPATH-PTADRsignalsTRUtoreadorwriteoperation,usingPTADRsignaltoobtainthePATH-THRUoperatingaddressinformation(theaddressstoredins5933PATH-TRUinternalregisters).TheFPGAusingPATH-THRUaddressinformationforthecorrespondingdecodingoperation,strobeinternaldifferentregisters.:accordingtothebiggestcomputertoanalogsignalscollected,throughncgainDACregisterADCinputanalogsignalinputisclosetofullamplitude.throughtheADCsamplingclockregisterssetADCsamplingclockworking(ifusingtheinternalclockfrequency.settheADCtogathertheamountofdata:datavolumefor32-bitregisters,enoughtomeettheneedsoftheexistingradarsystem,thetotaldataregistersmustbeamultipleof16.throughthepatternconfigurationregistersettingtheoperationmodeoftheADChigh-speeddataacquisitionsystem:setuptheADCexternaltriggersignaltriggermode(leveltriggeroredge-triggered),setuptheADCsamplingsignalstotriggersoftwareorhardwaretrigger(thatis,theexternaltrigger),cancontroltheADCsampling.setsthetriggerdelayperiod:radarsystemthetriggerdelaytimeofsamplingtimecanbesetthroughtheregisterTriggermoduleaccordingtothetriggercondition,thenumberofsamplingdataamountandsingletriggersamplingtriggerenablingsignal,thesignalisequivalenttosaveFIF0writeenablesignal.Computerusings5933PCImainmoduleFIF0channelautomatictransmissiontorealizesamplingdatatothecomputer'smemory.S5933FIF0channelwithinthewriteoperationsperformedbyFPGA,thereadoperationperformedbyinternalcontrollers5933.Oncedetecteds5933WRFULLtranscriptioncontrolmodule(F1F0channelfullsignals)isinvalid,orPCImainmoduletowriteFIF0channelsisnotfull,thedoubleclockFIFOreadsdatafromtheairborne,andthedatawrittentothes5933PImainmoduleFIFOwrittenpassages.CacheblocknumberrecordSDRAMcontrollerinsidehowmuchadatablocktobetransmitted,intowriteablockofdata,theSDRAMcacheblocknumberl,whenreadablockofdatafromSDRAM,cacheblocksisminusl.DoubleclockFIFOcapacityof2KB,ratematchinganddatabufferimplementation,speaking,readingandwriting.PreachdualclockFIFOwritecontrolbyreadcompletecontrollogic.ThereadonlyindatatransmissiontocompletecontrollogicandthedoubleclockFIF0isnotfulltolaunchwbbusreadoperation,readablockofdatafromSDRAMbufferandreferringtothedatablockintothedualclockFlF0.Wishbonebusarbitrationmodulerealizesthewbwritebusandwbbusarbitration,andreaditwiththemethodoffixedpriority,wbwritebusprioritythanwbreadbuspriority,guaranteethereal-timesamplingdatastoredlocally.3. SoftwaredesignInordertoimprovedatatransmissionrateandreducingthenumberofCPUresources,dataacquisitionisrealizedbyusingPCImasterwayofdatatothecomputer'smemory.Howeverbecauseofs5933singlechip64MB,themaximumamountofdatatransferredsoifyouwanttoContinuoustransmissionislargerthan64MBofdata,thenneedtostartthemainmodedatatransmissionformanytimes.Intheprocessofdatatransmission,theCPUdoesnotcarryontheprocesscontrol.SoftwaretoperformPCIbusscanfirst,obtains5933PCIconfiguration spaceoccupiedchipaddress,andthenapplytotheoperatingsystemforgatheringdataispassedtothephysicalspaceofthecomputer'smemory,andtheaddressismappedtoaphysicalspaces5933PCImaindevices.Thensoftwareconfiguration S5933chipinternalregisters,including theDMAtransferdataamountandPCIbustransmissioncharacteristicssuchasregister,andcanmakes5933PCImasteroperation.S5933waitingforFPGAtosenddata,ifs5933InternalwriteFIFOchip channelis notempty,arelaunching PCI busoperation passdatato thecomputermemory.Softwarethroughs5933PASStoTRUaccordingtotherequirementsofactualradaroperation onFPGA internal relatedregister configuration, setrelatedparametersof dataacquisitionsystem,andtriggercanmakeFPGAdatacollection.Radarsignaldataacquisitionandstoragebythehardwareofautomaticcompletion,whenthesamplingdatareachess5933singledatatransmissionamount,s5933launchedaninterruptforthecomputer.Softwareintheinterrupthandlerreadsthesamplingdataandinventoryoperations,andthesampleddatatocarryonthecorrespondingprocessing,suchasFFTtransformation.InthecomputerduringtheparameterSettingsformultipleDMAdatatransmission,dataacquisitioncardlarge-capacitycachetoensurethesampledatawithoutlossofstorage.4 PerformanceanalysisandtestingInthispaper,thedataacquisitionsystemsamplingfrequencyfor25MHzto100MHz,canbedynamicallyadjustedbylMHzsteplength.Acquisitionsystemtosupportmultipleexternaltriggermode,theexternaltriggermodebythedynamicdesignofprogramma

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