片上互連中Pre-mphasis-電路的研究與設(shè)計(jì)

1、上海交通大學(xué)碩士學(xué)位論文片上互連中 pre-emphasis 電路的研究與設(shè)計(jì)碩 士 研 究 生：樓媛學(xué) 號(hào)：1102109027導(dǎo) 師：毛志剛教授副 導(dǎo) 師：蔣劍飛助理研究員專 業(yè)：集成電路工程所 在 單 位：微電子學(xué)院答 辯 日 期：2012 年 12 月授予學(xué)位單位：上海交通大學(xué)Dissertation Submitted to Shanghai Jiao Tong Universityfor the Degree of MasterResearch of Driver Pre-emphasis Techniquesfor On-Chip Global BusesCandidate： Y

2、uan LouStudent ID: 1102109027Supervisor： Prof. Zhigang MaoAssistant Supervisor: Assistant Prof. Jianfei JiangSpeciality： Integrated Circuit EngineeringAffiliation： School of MicroelectronicsDate of Defence： Dec, 2012Degree-Conferring-Institution： Shanghai Jiao Tong University上海交通大學(xué)碩士學(xué)位論文IIRESEARCH O

3、F DRIVER PRE-EMPHASISTECHNIQUES FOR ON-CHIP BUSESABSTRACTWith the development of SOC designs, more and more functionality isintegrated into a single chip. The complexity of the system on a chipdemands a higher requirement of on-chip interconnect bandwidth andreliability. With sub-micron process scal

4、ing technology, global interconnectbecomes increasingly important in determining the speed and power ofintegrated circuits. The performance of global interconnect has become thebottleneck for high-speed data communications .The thesis mainly focuses on the driver pre-emphasis architecture ofon-chip

5、interconnect, which aims to improve the interconnect channelbandwidth and eliminate inter-symbol interference by emphasizing thehigh-frequency components while attenuating low-frequency ones. Theresearch work showed that the delay in pre-emphasis circuit structure has asignificant impact on circuit

6、performance. Laplace transform was appliedto analyze the frequency response curve, thus obtaining the optimal delayfor circuit performance. The simulating environment is an interconnectwith the length of 10mm under 90nm process.Experimental results showed a better performance when applying ouroptima

7、l delay parameter. Specifically, the under 10-10part of BER for outputsignal was 38.9% for conventional wire and 56.3% for capacitively drivenwire. Therefore, the optimized pre-emphasis circuit could effectivelyimprove the transmission bandwidth .KEY WORDS: pre-emphasis, driver circuit, high speed i

8、nterconnect,on-chip上海交通大學(xué)碩士學(xué)位論文III目 錄第一章 緒論 11.1 片上互連線介紹 11.2 全局互連線信號(hào)傳輸問(wèn)題 21.2.1 延時(shí) 31.2.2 數(shù)據(jù)傳輸速率 51.2.3 信號(hào)完整性 61.2.4 功耗 71.3 研究意義與目標(biāo) 81.4 主要內(nèi)容與章節(jié)安排 9第二章 片上信號(hào)傳輸方案112.1 片上信號(hào)傳輸設(shè)計(jì)考慮 112.1.1 電壓型和電流型傳輸技術(shù) 112.1.2 單端互連與差分互連 112.2 普通的片上傳輸方法 122.3 低功耗的片上信號(hào)傳輸方法 142.3.1 低擺幅互連 142.3.2 近光速的信號(hào)傳輸 142.3.3 電容驅(qū)動(dòng)技術(shù) 16

9、2.3.4 脈沖式電流源傳輸技術(shù) 172.3.5 3D TSV 片上互連技術(shù) 172.3.6 片上光互連技術(shù) 182.4 Pre-emphasis 技術(shù) 192.4.1 脈沖寬度調(diào)制(PWM) pre-emphasis 技術(shù) 202.4.2 同或操作數(shù)字控制 pre-emphasis 技術(shù)212.4.3 電壓信號(hào)幅度預(yù)處理技術(shù) 212.4.4 基于 FIR 濾波器的 pre-emphasis 技術(shù) 232.5 本章小結(jié) 25第三章 互連線模型建立263.1 高速互連發(fā)送電路 26上海交通大學(xué)碩士學(xué)位論文IV3.2 互連線 RC 網(wǎng)絡(luò)283.2.1 集總 RC 模型 283.2.2 分布 RC

10、模型 293.3 高速互連接收電路 303.3.1 靈敏放大器 303.3.2 判決反饋均衡器 323.4 本章小結(jié) 33第四章 基于拉普拉斯變換的理論分析354.1 信號(hào)的拉普拉斯變換 354.2 Pre-emphasis 技術(shù)的拉普拉斯變換 404.3 信道的拉普拉斯變換 414.3.1 普通傳輸線(CW) 414.3.2 電容驅(qū)動(dòng)傳輸線(CDW) 424.3.3 電容-電阻驅(qū)動(dòng)傳輸線(CRDW) 434.4 本章小結(jié) 45第五章 Pre-emphasis 電路設(shè)計(jì)優(yōu)化465.1 普通傳輸線發(fā)送電路設(shè)計(jì)優(yōu)化 465.1.1 理論分析 465.1.2 基于 Matlab 的仿真優(yōu)化結(jié)果 48

11、5.1.3 實(shí)際電路設(shè)計(jì)優(yōu)化與結(jié)果 495.2 電容驅(qū)動(dòng)傳輸線發(fā)送電路設(shè)計(jì)優(yōu)化 545.2.1 理論分析 545.2.2 基于 Matlab 的仿真優(yōu)化結(jié)果 555.2.3 實(shí)際電路設(shè)計(jì)優(yōu)化與結(jié)果 565.3 本章小結(jié) 60第六章 總結(jié)與展望616.1 主要工作與創(chuàng)新點(diǎn) 616.2 后續(xù)研究工作 62參 考 文 獻(xiàn)64致 謝 68攻讀碩士學(xué)位期間已發(fā)表或錄用的論文 69I片上互連中 pre-emphasis 電路的研究與設(shè)計(jì)摘 要隨著 SOC 的發(fā)展，單個(gè)芯片上集成的內(nèi)核越來(lái)越多，片上系統(tǒng)的復(fù)雜化要求片上互連線的傳輸帶寬更寬，可靠性更好。隨著系統(tǒng)集成規(guī)模的擴(kuò)大和深亞微米集成工藝的發(fā)展，雖然標(biāo)準(zhǔn)

12、邏輯單元中采用的局部互連線長(zhǎng)度減小，全局互連線長(zhǎng)度卻并不隨著特征尺寸的縮減而減小。隨著工藝的發(fā)展，全局互連線的性能，如功耗、帶寬、延時(shí)等，將會(huì)對(duì)整個(gè)系統(tǒng)有直接的影響。因此全局互連線的設(shè)計(jì)與優(yōu)化對(duì)優(yōu)化系統(tǒng)的整體性能十分重要。本課題主要研究在片上互連線中的 pre-emphasis 技術(shù)?；?FIR濾波器的 pre-emphasis 技術(shù)通過(guò)在數(shù)據(jù)發(fā)送端加強(qiáng)信號(hào)的高頻分量，衰減低頻分量，能夠有效地提高互連帶寬，消除碼間干擾。為了更好地提升 pre-emphasis 電路的性能，研究發(fā)現(xiàn)，pre-emphasis 電路結(jié)構(gòu)中的延時(shí)參數(shù)對(duì)電路性能有著很大的影響。本文首先通過(guò)對(duì)傳輸函數(shù)進(jìn)行基于拉普拉斯

13、變換的理論分析，研究其頻響特性，分析出存在使電路性能最佳的最優(yōu)延時(shí)。同時(shí)建立了 90nm 工藝下長(zhǎng)度為 10mm 的互連線模型，通過(guò)實(shí)際的電路仿真，分析優(yōu)化后電路對(duì)性能的提升效果。研究結(jié)果表明，采用本文提出的優(yōu)化的延時(shí)參數(shù)，普通傳輸線信道輸出信號(hào)的誤碼率小于 10-10部分占整個(gè)周期的 38.9%，電容驅(qū)動(dòng)傳輸線信道的誤碼率小于 10-10部分占整個(gè)周期的 56.3%，分別較未優(yōu)化前有較大的提高。因此本文提出的優(yōu)化設(shè)計(jì)有效地改善電路性能，提高信道傳輸帶寬，抑制碼間干擾，從而實(shí)現(xiàn)片上互連的高速傳輸。關(guān)鍵詞：pre-emphasis、驅(qū)動(dòng)電路、高速互連、片上系統(tǒng)上海交通大學(xué)碩士學(xué)位論文V圖 錄圖

14、1-1 MOS 工藝金屬層布線示意圖31圖 1-2 互連線長(zhǎng)度與特征尺寸衰減的關(guān)系 2圖 1-3 集成 RC 參數(shù)模型 3圖 1-4 不同工藝節(jié)點(diǎn)下互連的相對(duì)延時(shí)變化115圖 1-5 10mm 互連線的輸入與輸出信號(hào)126圖 1-6 互連線輸出信號(hào)眼圖126圖 1-7 互連線間的耦合電容7圖 1-8 傳輸一位信號(hào)所需能量與信號(hào)翻轉(zhuǎn)率的關(guān)系圖128圖 2-1 緩沖器插入技術(shù)12圖 2-2 互連線的主從驅(qū)動(dòng)器8 13圖 2-3 近光速信號(hào)傳播電路15圖 2-4 電容驅(qū)動(dòng)技術(shù)電路圖16圖 2-5 電容驅(qū)動(dòng)后的電壓擺幅16圖 2-6 脈沖式電流源傳輸模式 17圖 2-7 片上光通信系統(tǒng)的基本框圖18圖

15、 2-8 Pre-emphasis 技術(shù)基本原理19圖 2-9 Pre-emphasis 處理后的信號(hào)33 20圖 2-10 脈沖寬度調(diào)制 pre-emphasis 技術(shù)電路 20圖 2-11 不同占空比下 pre-emphasis 信號(hào)效果 22圖 2-12 數(shù)據(jù)邊沿判斷電路及其控制信號(hào) 22圖 2-13 同或操作數(shù)字控制 pre-emphasis 驅(qū)動(dòng)電路 23圖 2-14 電壓信號(hào)幅度預(yù)處理電路 23圖 2-15 基于 FIR 濾濾器的 pre-emphasis 結(jié)構(gòu)24圖 2-16 基于查找表的濾波器電路 24圖 2-17 DAC 模塊電路設(shè)計(jì) 25圖 3-1 片上低擺幅互連結(jié)構(gòu)26圖

16、 3-2 基于一階 FIR 濾波器技術(shù)的電壓型 pre-emphasis 電路 27圖 3-3 基于一階 FIR 濾波器技術(shù)的電流型 pre-emphasis 電路 28圖 3-4 集總 RC 參數(shù)模型29上海交通大學(xué)碩士學(xué)位論文VI圖 3-5 分布 RC 參數(shù)模型 29圖 3-6 雙尾型鎖存器結(jié)構(gòu)靈敏放大器 32圖 3-7 判決反饋均衡器的數(shù)字與模擬實(shí)現(xiàn) 33圖 3-8 判決反饋均衡器移除信號(hào)碼間串?dāng)_效果 33圖 4-1 數(shù)字信號(hào)的梯形脈沖形式 35圖 4-2 梯形脈沖分解成兩個(gè)階躍脈沖 36圖 4-3 用拉普拉斯表示的信號(hào)波形以及它的一階微分形式 37圖 4-4 用拉普拉斯表示的信號(hào)波形以

17、及它的二階微分形式 38圖 4-5 具有 pre-emphasis 的信號(hào)以及它的微分信號(hào)39圖 4-6 Pre-emphasis 電路模塊圖40圖 4-7 Pre-emphasis 傳輸函數(shù)頻響曲線41圖 4-8 普通傳輸線 RC 模型頻響曲線42圖 4-9 電容驅(qū)動(dòng)傳輸線模型 42圖 4-10 電容驅(qū)動(dòng)傳輸線模型頻響曲線43圖 4-11 電容-電阻驅(qū)動(dòng)傳輸線模型44圖 4-12 電容-電阻驅(qū)動(dòng)傳輸線的頻響曲線45圖 5-1 pre-emphasis 電路與普通傳輸線 RC 網(wǎng)絡(luò)結(jié)合的頻響曲線47圖 5-2 RC 網(wǎng)絡(luò)以及不同 T 值下系統(tǒng)的頻響曲線48圖 5-3 電壓型基于一階 FIR 濾

18、波器技術(shù)的 pre-emphasis 電路49圖 5-4 互連線系統(tǒng)的 SPICE 仿真模型50圖 5-5 系統(tǒng)各級(jí)輸出電壓波形 50圖 5-6 普通傳輸線不同 T 值下輸出信號(hào)眼圖52圖 5-7 普通傳輸線中不同 T 值下輸出信號(hào)誤碼率分析53圖 5-8 Pre-emphasis 電路與電容驅(qū)動(dòng)傳輸線網(wǎng)絡(luò)結(jié)合的頻響曲線 56圖 5-9 電容驅(qū)動(dòng)傳輸線中不同 T 值下輸出信號(hào)眼圖59圖 5-10 電容驅(qū)動(dòng)傳輸線中不同 T 值下輸出信號(hào)誤碼率分析 59 上海交通大學(xué)碩士學(xué)位論文VII表 錄表 1-1 片上互連線隨特征尺寸衰減變化趨勢(shì)4上海交通大學(xué)碩士學(xué)位論文1第一章 緒論1.1 片上互連線介紹集

19、成電路的發(fā)明推動(dòng)了多媒體、通信技術(shù)的飛速發(fā)展。此后，集成電路一直向著更先進(jìn)的工藝水平，更高的集成度，更快的時(shí)鐘頻率和低功耗的方向調(diào)整地發(fā)展1。然而近年來(lái)，雖然芯片的制造能力仍能保持摩爾定律的長(zhǎng)勢(shì)，但是設(shè)計(jì)能力卻跟不上。因此，目前的設(shè)計(jì)方法學(xué)開(kāi)始注重如何提高設(shè)計(jì)效率而不是如何減少芯片面積。芯片上用來(lái)連接兩個(gè)元件的傳輸線即是互連線。互連線有很多種類，本文中提到的互連線特指芯片內(nèi)部的互連線。在 CMOS 工藝中，摻雜的硅襯底上是晶體管，頂部的氧化層上是多晶硅柵，而不同層面的金屬層用于互連，如圖 1-1 所示2。圖 1-1 MOS 工藝金屬層布線示意圖3Fig.1-1 Metal routing di

20、agram of MOS technology不同的金屬層通過(guò)通孔被連接起來(lái)，金屬層間的空隙由電介質(zhì)材料填充，比較常用的是二氧化硅。電源網(wǎng)格和時(shí)鐘布線一般來(lái)說(shuō)采用頂層金屬層，而其它的金屬層則用于實(shí)現(xiàn)晶體管、門和其他邏輯部件間的互連。芯片內(nèi)部互連線可以分為局部互連線，模塊間互連線以及全局互連線三種3。局部互連線連接模塊內(nèi)部的門單元，長(zhǎng)度較短，對(duì)系統(tǒng)的延時(shí)沒(méi)有顯著影響；模塊間的互連線傳輸速度較快，由此產(chǎn)生的耦合效應(yīng)也更突出，需要采用低電阻率金屬和較厚的絕緣介質(zhì)；全局互連線通常是核與核之間、內(nèi)核與存儲(chǔ)器之間的地址與數(shù)據(jù)總線，由于線長(zhǎng)最長(zhǎng)，因此對(duì)電路的性能有著關(guān)鍵的作用，需要采用低本項(xiàng)目由國(guó)家自然科學(xué)

21、基金項(xiàng)目資助，編號(hào) 61176037 。上海交通大學(xué)碩士學(xué)位論文31.2.1 延時(shí)信號(hào)延時(shí)，即數(shù)據(jù)從發(fā)送端到達(dá)接收端所需要的時(shí)間，互連線時(shí)延是指連接器件之間的互連線所產(chǎn)生的時(shí)延。集成電路對(duì)數(shù)據(jù)傳輸?shù)难訒r(shí)有很高的要求，信號(hào)時(shí)延過(guò)長(zhǎng)會(huì)導(dǎo)致時(shí)序不收斂，嚴(yán)重的會(huì)導(dǎo)致功能混亂?；ミB上的長(zhǎng)度過(guò)長(zhǎng)、負(fù)載過(guò)大等傳輸線效應(yīng)問(wèn)題是引號(hào)延時(shí)的主要原因。工藝的進(jìn)步，特征尺寸的縮小，芯片集成度的擴(kuò)大，工作頻率的提高等等因素，都使系統(tǒng)的整體性能受到互連線性能的制約。當(dāng)工藝發(fā)展到深亞微米時(shí)，這種影響更為顯著。為了計(jì)算存在于互連線上的延時(shí)建立了互連線的 RC 模型。RC 模型可以分為集總 RC 模型與分布式 RC 模型。集總

22、模型（Lumped RC Model）將互連線的電阻與電容用一個(gè)總的電阻與電容來(lái)表征，如圖 1-3 所示5，主要適用于局部互連線。然而，在較高的芯片工作頻率下，互連線傳輸線效應(yīng)增加，使得集總模型不能很好表征互連線的實(shí)際情況，因此引入了分布式互連線模型。圖 1-3 集成 RC 參數(shù)模型Fig. 1-3 Lumped RC Model of on-chip Interconnect對(duì)集總型 RC 參數(shù)模型，可如下計(jì)算 RC 延時(shí)。由基爾霍夫定律，可以得到s1 1v v dvCR dt (1-1)( )sv t 是一個(gè)幅度為ddv 的階躍函數(shù)，同時(shí)假設(shè)1v (0) 0。由上式可以求解得到1v ，(

23、/ )1(1 )RCddv v e (1-2)采用拉普拉斯變換6在頻域進(jìn)行分析，得11/( )( ) ( )1/ 1sssCv sv s v sR sC sRC (1-3)上海交通大學(xué)碩士學(xué)位論文2電阻率的材料以實(shí)現(xiàn)低電阻。同時(shí)在設(shè)計(jì)上用較寬的線間距離來(lái)降低串?dāng)_，減小時(shí)延。隨著工藝的發(fā)展，集成電路的特征尺寸不斷縮減。局部互連線的長(zhǎng)度隨著特征尺寸的縮小而縮短。然而由于 SOC 規(guī)模的不斷擴(kuò)大，單個(gè)芯片上集成的內(nèi)核越來(lái)越多，全局互連線的長(zhǎng)度并不隨工藝縮減而減小。集成電路的工藝特征尺寸開(kāi)始進(jìn)入到深亞微米級(jí)，尺度縮小使得更高的晶體管封裝密度更快的電路速度，和更低的功耗得以實(shí)現(xiàn)。工藝的進(jìn)步同時(shí)影響著互連

24、線，使互連線金屬層間的氧化層厚度和其本身的厚度同時(shí)減小。但是，互連線的寬度以及互連線之間的間隔也變得更小。在圖 1-2 互連線長(zhǎng)度與特征尺寸衰減的關(guān)系中，我們可以很清楚地看到互連線尺寸的變化趨勢(shì)。圖也說(shuō)明了隨著工藝特征尺寸的衰減，局部互連線長(zhǎng)度隨之衰減，而全局互連線的長(zhǎng)度并不減小4。圖 1-2 互連線長(zhǎng)度與特征尺寸衰減的關(guān)系Fig.1-2 Interconnects and scaling: local and global interconnects1.2 全局互連線信號(hào)傳輸問(wèn)題隨著集成電路工作頻率的提高、工藝特征尺寸的縮小以及電路集成規(guī)模的擴(kuò)展，集成電路中互連線的性能對(duì)系統(tǒng)整體性能的影響越

25、來(lái)越大。全局互連線的高速信號(hào)傳輸也面臨著越來(lái)越多的挑戰(zhàn)。尤其工藝發(fā)展到深亞微米后，互連線的微波傳輸效應(yīng)開(kāi)始突顯，互連線的時(shí)延和功耗不斷增大，分別超過(guò)門單元的時(shí)延和功耗，成為系統(tǒng)時(shí)延與功耗的主要成分。同時(shí)碼間干擾限制了傳輸?shù)膸?，串?dāng)_更是帶來(lái)的信號(hào)完整性問(wèn)題，都對(duì)低功耗高速互連提出了新的挑戰(zhàn)。因此，對(duì)互連線的分析與優(yōu)化具有重要意義。優(yōu)化和提升全局互連線的性能已成為集成電路高速設(shè)計(jì)的關(guān)鍵一步，為使整個(gè)芯片的性能得以提高，需要十分關(guān)注全局互連線的設(shè)計(jì)。上海交通大學(xué)碩士學(xué)位論文4公式（1-2）說(shuō)明輸出信號(hào)的輸出延遲與 RC 常數(shù)成正比。開(kāi)啟電壓決定了延時(shí)的大小，當(dāng)開(kāi)啟電壓為電源電壓的 50%時(shí)，輸出信

26、號(hào)延遲可計(jì)算為( / )1 0.5RCe (1-4)這樣，輸出延遲為t ln 2 RC(1-5)由于 R 和 C 的值與長(zhǎng)度成正比，式（1-5）顯示延時(shí)與導(dǎo)線長(zhǎng)度的平方成正比，也就是一條導(dǎo)線的延時(shí)隨其長(zhǎng)度的增加呈平方遞增。片上互連的延時(shí)會(huì)引起一個(gè)嚴(yán)重的問(wèn)題，使得信號(hào)可能需要多個(gè)時(shí)鐘周期從芯片的發(fā)送端到達(dá)它的接收端。隨著集成電路技術(shù)的發(fā)展，片上互連線成為決定集成電路工作速度與功耗的重要因素。表 1-1 列出了互連線的延時(shí)隨著特征尺寸的縮減與芯片面積增長(zhǎng)的變化趨勢(shì)7。在表中，特征尺寸隨因子 x 縮減，芯片邊長(zhǎng)隨因子 y 增加。由此，芯片面積增長(zhǎng)因子為 y2。局部互連線的長(zhǎng)度隨著特征尺寸的縮減而減小

27、，固定長(zhǎng)度互連線的長(zhǎng)度不發(fā)生變化，同時(shí)全局互連線的長(zhǎng)度因?yàn)樾酒娣e的增大反而不斷增長(zhǎng)。表 1-1 片上互連線隨特征尺寸衰減變化趨勢(shì)Table 1-1 Scaling of On-chip Interconnect Properties參數(shù) 局部互連 固定長(zhǎng)度互連 全局互連特征尺寸 x芯片邊長(zhǎng) y芯片面積 y2電容 x 1 y電阻 1/x 1/x2y/x2RC 延時(shí) 1 1/x2y2/x2從表中可以看出，對(duì)局部互連線來(lái)說(shuō)，由于電容的值隨長(zhǎng)度減小了因子 x，但是電阻增加了因子 1/x，因?yàn)榭偟?RC 延時(shí)并不衰減；對(duì)固定長(zhǎng)度的互連線，電容的大小不發(fā)生變化，但是由于交叉面積的增大，使電阻的值隨因子

28、1/x2增加，因此它的 RC 延時(shí)增加 1/x2；對(duì)全局互連線，電容隨著芯片邊長(zhǎng)的增加而增加因子 y，而電阻的變化因子為 y/x2，因此總的延時(shí)為 y2/x2。從以上分析得出，隨著集成電路進(jìn)入深亞微米和納米工藝，特征尺寸的縮小并不能使局部連線的延遲得到改善，卻使固定長(zhǎng)度互連線與全局互連線的延時(shí)變得更糟。因此互連線取代了晶體管，成為了決定芯片性能的主要因素89?；ミB線上海交通大學(xué)碩士學(xué)位論文5成為了研究片上信號(hào)高速傳輸?shù)囊粋€(gè)重要課題。ITRS2008 互連線部分的連線和器件延時(shí)隨工藝變化，如圖 1-4 所示，隨著工藝尺寸的縮小，全局互連的延遲增大10。圖 1-4 不同工藝節(jié)點(diǎn)下互連的相對(duì)延時(shí)變化

29、11Fig.1-4 Delay of Metal 1 and Global Wiring versus Feature Size1.2.2 數(shù)據(jù)傳輸速率數(shù)據(jù)傳輸速率可定義為單位時(shí)間內(nèi)，互連線可以傳輸?shù)淖罡邤?shù)據(jù)量。圖 1-5顯示了互連線輸入數(shù)據(jù)的電壓信號(hào)和輸入信號(hào)通過(guò)互連線后的輸入電壓信號(hào)11。從信號(hào)較長(zhǎng)的上升和下降時(shí)間顯示互連線的傳輸帶寬有限。全局互連線上分布電阻與分布電容限制了互連線的數(shù)據(jù)傳輸速率與傳輸帶寬?；ミB線的性能可以通過(guò)分析其眼圖的性質(zhì)來(lái)衡量。圖 1-6 顯示了一個(gè)互連線輸出電壓的眼圖。數(shù)據(jù)傳輸速率過(guò)高時(shí)，由于信道的傳輸帶寬有限，并不十分理想，因此通過(guò)信道后的信號(hào)在頻域上會(huì)產(chǎn)生線性失

30、真，在時(shí)域上表現(xiàn)為波形發(fā)生時(shí)散效應(yīng)，產(chǎn)生碼間干擾(ISI)。碼間干擾的強(qiáng)弱由眼圖中眼睛的大小反映出來(lái)。眼圖越端正，眼睛張開(kāi)的幅度越大，碼間干擾就越小。信道不可避免地存在著噪聲，噪聲也影響著信號(hào)的眼圖，使眼圖軌跡模糊不清?？偟膩?lái)說(shuō)，信道的噪聲使得眼圖軌跡變寬和模糊，而碼間干擾使得眼圖不端正。上海交通大學(xué)碩士學(xué)位論文6圖 1-5 10mm 互連線的輸入與輸出信號(hào)12Fig.1-5 Input and output signals of 10mm global interconnect圖 1-6 互連線輸出信號(hào)眼圖12Fig.1-6 Eye-diagram of output voltage1.2.

31、3 信號(hào)完整性信號(hào)完整性信號(hào)通過(guò)電路系統(tǒng)后的質(zhì)量決定，一個(gè)完整的信號(hào)是指信號(hào)從發(fā)送端傳輸?shù)浇邮斩?，沒(méi)有發(fā)生信號(hào)失真。為了能夠保證正確地傳輸、識(shí)別和處理上海交通大學(xué)碩士學(xué)位論文7數(shù)據(jù)，集成電路對(duì)信號(hào)完整性有較高的要求。信號(hào)完整性問(wèn)題達(dá)不到系統(tǒng)要求時(shí)會(huì)使系統(tǒng)的性能下降，功能錯(cuò)誤。隨著深亞微米工藝不斷地進(jìn)步，互連線上的耦合電容電阻不斷增大，同時(shí)電流密度的變大、電壓的降低使信號(hào)完整性問(wèn)題成為新的挑戰(zhàn)。電容寄生效應(yīng)對(duì)電路性能有較大的影響，其中最嚴(yán)重的是串?dāng)_問(wèn)題。串?dāng)_是指相鄰的信號(hào)線與電路節(jié)點(diǎn)之間不應(yīng)該有的耦合所引起的干擾。由于所注入的噪聲源由在相鄰區(qū)域上的其他的信號(hào)引起，這一信號(hào)間的耦合可以是電容性的，

32、也可以是電感性的。在目前的開(kāi)關(guān)速度下，占主導(dǎo)地位的是電容性的串?dāng)_，其受導(dǎo)線阻抗的影響。電容的寄生效應(yīng)會(huì)引起電遷移、電壓降等問(wèn)題。因此，信號(hào)完整性受串?dāng)_、噪聲的影響，互連線的最大可傳輸數(shù)據(jù)速率也同時(shí)受到影響。線間的耦合電容如圖 1-7 所示。信號(hào)通過(guò)互連線時(shí)，由于線間存在著耦合電容，使線間的信號(hào)想到干擾12。圖 1-7 互連線間的耦合電容Fig.1-7 Capacitance between two interconnects互連線間信號(hào)躍遷的方向決定了由串?dāng)_引起的延時(shí)。如果信號(hào)的躍遷的方向相同，那么延時(shí)會(huì)減小；反之，延時(shí)增加。同時(shí)，串?dāng)_還會(huì)對(duì)相鄰互連線產(chǎn)生噪聲，也會(huì)對(duì)信號(hào)的完整性產(chǎn)生影響。綜上

33、所述，串?dāng)_會(huì)影響信號(hào)眼圖，使其變得模糊，從而減小了互連線的傳輸帶寬。1.2.4 功耗在文獻(xiàn)13中，分析了一個(gè)低功耗的高性能微處理器的功耗分布，其中 50%上海交通大學(xué)碩士學(xué)位論文9線為研究對(duì)象，通過(guò)對(duì)信號(hào)以及信道傳輸函數(shù)進(jìn)行拉普拉斯變換，從理論上研究pre-emphasis 技術(shù)的改進(jìn)方案，旨在實(shí)現(xiàn)使用差分、低功耗、串行技術(shù)的高速互連通信。在深亞微米集成電路設(shè)計(jì)中，通過(guò)設(shè)計(jì)信號(hào)處理電路，對(duì)傳送的信號(hào)進(jìn)行處理，對(duì)實(shí)現(xiàn)高速有效低功耗的全局互連通信具有重要的意義。集成電路的發(fā)展使得單個(gè)芯片上集成的器件和功能越來(lái)越多，芯片尺寸增大，互連的結(jié)構(gòu)更復(fù)雜。為了更加充分地利用芯片面積與成本，今后的發(fā)展趨勢(shì)是需

34、要更多的互連線層。同時(shí)由于特征尺寸地縮小，互連線的延時(shí)在系統(tǒng)總延時(shí)中占的比重越來(lái)越大。新的互連材料與更先進(jìn)的工藝技術(shù)變得至關(guān)重要。同時(shí)，隨著深亞微米集成工藝的發(fā)展，集成電路中的金屬互連線的寬度不斷減小，逐漸發(fā)展到深亞微米量級(jí)，同時(shí)分布的層數(shù)卻越來(lái)越多。由于工作頻率的增大以及特征尺寸的縮小等原因，互連線的電磁耦合寄生效應(yīng)（Parasitic Effect）越來(lái)越顯著。特別是在高速集成電路設(shè)計(jì)中，門單元延時(shí)已不再是限制集成電路發(fā)展的瓶頸，互連線的寄生效應(yīng)會(huì)引起的延時(shí)、信號(hào)串?dāng)_和功耗等一系列問(wèn)題，這些也成為影響系統(tǒng)性能的關(guān)鍵因素。在功耗方面，互連線的功耗占了片上網(wǎng)絡(luò)總功耗的很大一部分。如在文獻(xiàn)15中

35、，電路仿真結(jié)果顯示，電路工作在 5.1GHz時(shí)，片上網(wǎng)絡(luò)消耗 39%的功耗，其中 17%的功耗來(lái)自于互連線。為了有效地降低功耗，低擺幅信號(hào)傳輸是一個(gè)有效方法。在文獻(xiàn)16中提出了一種適用于 NOC 的低擺幅互連結(jié)構(gòu)，在實(shí)現(xiàn) 2mm 長(zhǎng)度的片上互連時(shí)，該結(jié)構(gòu)在互連上比參考電路功耗降低 3.3 倍。頂層的全局互連線與局部互連線不同，它的長(zhǎng)度并不隨著工藝縮減而減小。在深亞微米工藝技術(shù)下，全局互連線性能是限制系統(tǒng)整體性能的主要因素。因此全局互連線的設(shè)計(jì)和優(yōu)化會(huì)直接影響系統(tǒng)延時(shí)、帶寬、功耗等方面的整體性能。從而，在深亞微米工藝下，SOC 全局互連通信系統(tǒng)的研究與優(yōu)化對(duì)實(shí)現(xiàn)高速低功耗的片上傳輸具有十分重要的

36、意義。本課題研究的片上傳輸發(fā)送電路運(yùn)用pre-emphasis 技術(shù)，對(duì)其的設(shè)計(jì)優(yōu)化是十分重要的方面。1.4 主要內(nèi)容與章節(jié)安排隨著 SOC 的發(fā)展，單個(gè)芯片上集成的內(nèi)核越來(lái)越多，片上系統(tǒng)的復(fù)雜化，對(duì)片上互連線的傳輸帶寬以及可靠性的要求越來(lái)越高?；趥鬏斁庠淼膒re-emphasis 技術(shù)通過(guò)在數(shù)據(jù)的發(fā)送端加強(qiáng)信號(hào)高頻分量，衰減低頻分量，能夠有效地提高互連帶寬，消除碼間干擾。Pre-emphasis 電路結(jié)構(gòu)中的延時(shí)對(duì)電路性能有上海交通大學(xué)碩士學(xué)位論文10著很大的影響。課題主要討論使電路性能最佳的最優(yōu)延時(shí)，該延時(shí)與信道的 RC參數(shù)有關(guān)。在理論分析的基礎(chǔ)上，對(duì) pre-emphasis 電路

37、進(jìn)行改進(jìn)，用 SPICE 對(duì)電路進(jìn)行仿真模擬，驗(yàn)證理論結(jié)論的正確性。經(jīng)過(guò)優(yōu)化的 pre-emphasis 電路能夠更有效地提高傳輸帶寬，實(shí)現(xiàn)片上互連的高速傳輸。本論文的主要章節(jié)與內(nèi)容安排如下：第一章為緒論，主要介紹論文的互連線的發(fā)展趨勢(shì)，全局互連線中信號(hào)傳輸?shù)囊幌盗袉?wèn)題，互連線發(fā)展的挑戰(zhàn)等。第二章介紹目前普遍采用的片上信號(hào)傳輸方案，包括普遍采用的反相器插入技術(shù)，以及一些先進(jìn)的低功耗片上信號(hào)傳輸方法，重點(diǎn)介紹了 pre-emphasis 技術(shù)及實(shí)現(xiàn)該技術(shù)的各種電路。第三章建立了一個(gè)包含發(fā)送端，信道，接收端的 90nm 工藝下 10mm 互連線模型，包括發(fā)送電路結(jié)構(gòu)，互連線網(wǎng)絡(luò)模型，接收電路結(jié)構(gòu)等

38、。該模型是一個(gè)完整的片上互連系統(tǒng)，是本課題的討論對(duì)象，本文中的理論分析與電路仿真都基于其展開(kāi)。第四章基于拉普拉斯變換對(duì)信號(hào)發(fā)送的 pre-emphasis 技術(shù)，傳輸?shù)臄?shù)據(jù)信號(hào)以及三種不同的信道進(jìn)行理論分析，分析其傳輸函數(shù)以及頻率響應(yīng)特性。該章的理論分析結(jié)果是對(duì)電路進(jìn)行設(shè)計(jì)優(yōu)化的理論基礎(chǔ)。第五章利用第四章的理論分析優(yōu)化改進(jìn) pre-emphasis 電路中延時(shí)參數(shù) T 的方法，計(jì)算出使電路性能最佳的最優(yōu)解，并且通過(guò) Matlab 仿真以及對(duì)實(shí)際電路進(jìn)行SPICE 仿真，驗(yàn)證理論分析的正確性，從而證明了本文提出的優(yōu)化設(shè)計(jì)方法能有效提高 pre-emphasis 電路性能。第六章對(duì)論文進(jìn)行了總結(jié)分

39、析與展望。上海交通大學(xué)碩士學(xué)位論文11第二章 片上信號(hào)傳輸技術(shù)隨著深亞微米集成電路工藝的發(fā)展，系統(tǒng)級(jí)芯片的規(guī)模越來(lái)越大。然而，全局互連線的長(zhǎng)度并不隨著工藝特征尺寸的縮小而縮減。因此，互連線的噪聲、功耗、可靠性、延時(shí)等問(wèn)題越來(lái)越突出，成為影響系統(tǒng)性能的主要因素。在線上的信號(hào)傳輸過(guò)程中，低頻分量的傳輸速度慢，高頻分量的傳輸速度快。雖然高頻信號(hào)在通過(guò)互連線時(shí)會(huì)受到較多的衰減，但擁有更好的傳輸性能。目前利用高頻分量的傳輸電路逐漸受到重視1718。為了解決這一問(wèn)題，在實(shí)現(xiàn)高速數(shù)據(jù)傳輸?shù)耐瑫r(shí)保證數(shù)字信號(hào)的完整性，同時(shí)盡可能地降低功耗，減小版圖的復(fù)雜性，各種技術(shù)應(yīng)運(yùn)而生。2.1 片上信號(hào)傳輸設(shè)計(jì)考慮2.1.

40、1 電壓型和電流型傳輸技術(shù)電壓型信號(hào)傳輸技術(shù)采用高低電平來(lái)表征不同信號(hào)，而電流型信號(hào)傳輸技術(shù)則是采用正負(fù)電流來(lái)表征。電壓型和電流型信號(hào)傳輸技術(shù)的區(qū)別在信號(hào)的接收端上，前者通過(guò)測(cè)量信號(hào)的電壓幅度來(lái)接收信號(hào)，而電流型則是通過(guò)檢測(cè)電流脈沖的方向來(lái)判斷信號(hào)，需要把它轉(zhuǎn)化為電壓信號(hào)后再輸出。目前的片上數(shù)字系統(tǒng)中普遍使用的是電壓型的傳輸技術(shù)，電壓型傳輸具有性能穩(wěn)定、結(jié)構(gòu)簡(jiǎn)單、復(fù)雜度小的優(yōu)點(diǎn)。同時(shí)電壓型傳輸技術(shù)的靜態(tài)功耗很小，具有功耗優(yōu)勢(shì)。該技術(shù)的發(fā)送端和接收端也都可以能簡(jiǎn)單地用CMOS反相器來(lái)實(shí)現(xiàn)。電流型的信號(hào)傳輸技術(shù)由于接收端需要電阻負(fù)載，因此存在著靜態(tài)功耗。電流型的傳輸技術(shù)也具有其獨(dú)特的優(yōu)點(diǎn)。首先，它

41、的傳輸線延時(shí)比電壓型傳輸技術(shù)小；其次，它的噪聲容限較高，其而可以使傳輸擺幅較低，從而在動(dòng)態(tài)功耗方面占很大優(yōu)勢(shì)。目前，電流型的信號(hào)傳輸技術(shù)也廣泛地用于實(shí)現(xiàn)高速互連線上，正在逐步替代電壓型的信號(hào)傳輸。Hui Zhang 等在文獻(xiàn)19中提出一系列采用電流型傳輸?shù)幕ミB線的實(shí)現(xiàn)方案，通過(guò)研究比較了它們的延遲和能耗。2.1.2 單端互連與差分互連單端互連，顧名思義，就是采用單根互連線作為信號(hào)的傳輸通道。差分互連上海交通大學(xué)碩士學(xué)位論文8以上動(dòng)態(tài)功耗由互連線消耗，其中長(zhǎng)度僅為 10%的長(zhǎng)互連消耗了 90%的互連線功耗。而在文獻(xiàn)14顯示在另一個(gè)芯片中，片上網(wǎng)絡(luò)消耗了 39%的總功耗，其中 17%由網(wǎng)絡(luò)的互連線

42、消耗。由此可見(jiàn)，互連線的低功耗設(shè)計(jì)在芯片的低功耗設(shè)計(jì)中越來(lái)越重要。功耗的增加會(huì)使芯片的溫度升高，從而引起電路參數(shù)漂移等一系列變化，影響電路工作性能，縮短電子產(chǎn)品壽命。電路中的功耗主要由動(dòng)態(tài)功耗與靜態(tài)功耗兩部分組成。靜態(tài)功耗，主要由漏電流引起。當(dāng)數(shù)據(jù)翻轉(zhuǎn)率較低時(shí)，功耗主要來(lái)源于靜態(tài)功耗。動(dòng)態(tài)功耗可用公式（1-6）表示。其中 C 為分布電容，transp 表示翻轉(zhuǎn)率，clockf 表示時(shí)鐘頻率， l 為互連線長(zhǎng)度。為了實(shí)現(xiàn)低功耗傳輸，需要盡可能減少靜態(tài)功耗與動(dòng)態(tài)功耗。12dyn trans swing DD clockP p C l V V f(1-6)我們通常用每傳輸一位信號(hào)消耗的能量來(lái)衡量互連

43、線功耗大小。一個(gè)每傳輸一位信號(hào)所需能量隨信號(hào)活動(dòng)性transp 變化的例子如圖 1-8 所示?？梢?jiàn)，當(dāng)有更多的翻轉(zhuǎn)時(shí)，更傳輸一位信號(hào)所需的能量就會(huì)增加。圖 1-8 傳輸一位信號(hào)所需能量與信號(hào)翻轉(zhuǎn)率的關(guān)系圖12Fig.1-8 Example of energy per bit curve as a function of transition probability1.3 研究目標(biāo)與意義本課題旨在通過(guò)對(duì)全局互連線的 pre-emphasis 電路進(jìn)行研究，pre-emphasis 技術(shù)的工作原理是對(duì)發(fā)送信號(hào)進(jìn)行預(yù)處理，補(bǔ)償其在長(zhǎng)互連線傳輸中所受的串?dāng)_和衰減，從而實(shí)現(xiàn)高速有效的片上互連通信。本課題

44、以 90nm 工藝下 10mm 的互連上海交通大學(xué)碩士學(xué)位論文12的傳輸通道需要兩根互連線。單端互連線雖然在面積上比差分互連線具有優(yōu)勢(shì)，但是差分互連線的優(yōu)點(diǎn)在于有更好的噪聲容限。單端互連與差分互連的信號(hào)判別方法也存在著區(qū)別。前者通過(guò)將接收到的信號(hào)與標(biāo)準(zhǔn)值比較來(lái)判斷傳輸信號(hào)的值。差分互連則是通過(guò)比較兩根互連線上的信號(hào)差值來(lái)判斷。差分互連的這種信號(hào)判別方法能夠有效地避免共模噪聲的影響。由于低擺幅的信號(hào)傳輸方法電壓擺幅較低，噪聲容限較差，因此采用差分互連顯得更為重要。2.2 普通的片上傳輸方法為了減小互連線延時(shí)以及高頻信號(hào)線間串?dāng)_的影響，緩沖器插入技術(shù)是普遍采用的技術(shù)。緩沖器插入方法的原理是利用反相

45、器的強(qiáng)驅(qū)動(dòng)能力彌補(bǔ)傳輸線過(guò)長(zhǎng)導(dǎo)致的驅(qū)動(dòng)不足20。如圖 2-1 所示，插緩沖器使互連線長(zhǎng)度縮短 N 倍，從而互連傳播延遲以平方關(guān)系減小，如果導(dǎo)線足夠長(zhǎng)，那么這足以彌補(bǔ)插入緩沖器造成的額外延遲。但緩沖器帶來(lái)的更大的面積和功耗開(kāi)銷成為了限制其使用的因素，有較多文獻(xiàn)研究緩沖器的最優(yōu)化插入方法以實(shí)現(xiàn)性能，功耗以及面積的折中。圖 2-1 緩沖器插入技術(shù)Fig.2-1 Technology of buffer insert對(duì)一個(gè)線長(zhǎng)為 L 的二端連線，從發(fā)送端到輸出端的時(shí)延可以表示為211( )2L d L dD rL rC CR L C R(2-1)r為單位長(zhǎng)度電阻，C 為單位長(zhǎng)度電容。每隔 h 長(zhǎng)度在總

46、長(zhǎng)度為 L 的互連線上插入緩沖器，則需要插入 n=L/h 個(gè)緩沖器。此時(shí)這段互連線的延時(shí)計(jì)算為2 0 0 0( 1)f l f lLD D n D D D D D Dh (2-2)上式中fD 表示從源端到第一個(gè)緩沖器的時(shí)延；lD 則表示最后一個(gè)緩沖器到輸出端的時(shí)延；0D 為兩個(gè)緩沖器之間的時(shí)延：上海交通大學(xué)碩士學(xué)位論文13201( )2L d L dD rh rC CR h C R(2-3)代入(2-2)得221 1( ) ( )2 2L d L d f l L d L dD rhL rC CR L C R D D rh rC CR h C R(2-4)由式(2-4)可見(jiàn)，當(dāng) h 為一個(gè)固定值

47、時(shí)，互連線的時(shí)延與長(zhǎng)度成正比。因此，當(dāng) L 足夠大時(shí)，有2 1D D，從而互連線的延時(shí)得以減小。雖然緩沖器的插入對(duì)減小互連線上的延時(shí)有效，但是由于緩沖器自身也同樣存在著負(fù)載電阻電容，信號(hào)傳輸通過(guò)緩沖器時(shí)也會(huì)有延時(shí)，因此過(guò)多地插入緩沖器時(shí)，信號(hào)通過(guò)互連線的延時(shí)不僅不能減小，反而有可能增大。因此提出的問(wèn)題是，對(duì)于一條固定長(zhǎng)度的互連線，為使其延時(shí)最小，需要插入多少個(gè)緩沖器。這個(gè)最優(yōu)化的緩沖器插入個(gè)數(shù)可以通過(guò)計(jì)算得出。緩沖器插入技術(shù)雖然簡(jiǎn)單，但是也存在一些問(wèn)題。首先，緩沖器的插入增加了芯片的面積，使版圖復(fù)雜化了。其次，由于信號(hào)是全擺幅傳輸?shù)?，在功耗上并沒(méi)有優(yōu)化。最后，隨著工藝特征尺寸的縮減，緩沖器插入

48、個(gè)數(shù)也隨之增加。針對(duì)上述問(wèn)題，國(guó)內(nèi)外學(xué)者對(duì)此進(jìn)行了不少研究。其主要研究成果如下：文獻(xiàn)21中，在一定的互連線延時(shí)和帶寬限制下，通過(guò)數(shù)學(xué)方法計(jì)算分別分析了 RC模型互連線和 RLC 互連線中，緩沖器插入個(gè)數(shù)的能耗最優(yōu)解。而文獻(xiàn)22基于傳輸線理論，提出了確定緩沖器插入個(gè)數(shù)與位置的理論，該理論確定了平衡功耗和面積的最優(yōu)化解。在文獻(xiàn)23中提出了主從驅(qū)動(dòng)器方法，該方法結(jié)構(gòu)如圖 2-2 所示。主從驅(qū)動(dòng)器技術(shù)可以同時(shí)在延時(shí)與功耗上得到較好的優(yōu)化。該文獻(xiàn)采用的是0.18m 的工藝技術(shù)，主要工作原理是當(dāng)負(fù)載較小時(shí)，只有主驅(qū)動(dòng)器工作；而當(dāng)負(fù)載較大時(shí)，主從驅(qū)動(dòng)器同時(shí)工作。從而折中了功耗與性能。圖 2-2 互連線的主從

49、驅(qū)動(dòng)器8Fig.2-2 Main and assistance drivers of on chip interconnect上海交通大學(xué)碩士學(xué)位論文142.3 低功耗的片上信號(hào)傳輸方法為了實(shí)現(xiàn)提高互連線的傳輸速度，降低傳輸功耗，取代傳統(tǒng)的反相器插入方法，研究已經(jīng)有很多成果，主要為高速和低功耗為主的互連線設(shè)計(jì)與信號(hào)傳輸方式。以下介紹幾種高速低功耗的片上信號(hào)傳輸優(yōu)化方法與技術(shù)。2.3.1 低擺幅互連低擺幅互連即為降低互連線上傳輸信號(hào)的擺幅的傳輸方法，由于信號(hào)擺幅的降低，因此可以實(shí)現(xiàn)高速，低功耗的傳輸?；ミB線的傳播延遲如下：21( )( )vL swingLpvavC vC Vt dvi v I

50、(2-5)上式中 Iav是平均充放電電流24。當(dāng)充放電電流固定不變時(shí)，互連線的延遲與信號(hào)擺幅成正比，信號(hào)擺幅較低時(shí)，信號(hào)延時(shí)也較小，因此采用低擺幅的互連技術(shù)能夠有效地降低了延遲，提升性能，增大了信號(hào)傳輸率。由動(dòng)態(tài)功耗的公式(2-6)可知，212dynamic DDP C V f(2-6)互連線的電壓擺幅與動(dòng)態(tài)功耗成平方關(guān)系，因此降低信號(hào)的擺幅也同時(shí)能夠降低系統(tǒng)的動(dòng)態(tài)功耗?？梢?jiàn)，低擺幅互連兼顧高傳輸率和低功耗，越來(lái)越受到國(guó)內(nèi)外片上互連理論研究的關(guān)注。然而，低擺幅互連也存在著一些問(wèn)題。信號(hào)擺幅的降低減少了電路的噪聲容限，從而使得互連線傳輸?shù)耐暾院涂煽啃允艿接绊?。與此同時(shí)，在高速互連系統(tǒng)中，產(chǎn)生誤

51、碼率(BER)的一個(gè)重要原因就是互連線的碼間干擾(ISI)。在高頻工作狀態(tài)下，不同元器件有不同的響應(yīng)速度，低頻器件有較長(zhǎng)的響應(yīng)時(shí)間，在輸出端產(chǎn)生信號(hào)的拖尾，造成碼間的相互干擾。而低擺幅互連技術(shù)通過(guò)在電路結(jié)構(gòu)中增加了均衡技術(shù)抑制了碼間串?dāng)_，此技術(shù)可以較好地降低互連線的誤碼率。2.3.2 近光速的信號(hào)傳輸文獻(xiàn)25中提出了一種針對(duì)片上長(zhǎng)互連線的信號(hào)傳輸方法，該方法可達(dá)到近光速的信號(hào)傳輸速度。一段導(dǎo)線在信號(hào)傳輸?shù)皖l時(shí)表現(xiàn)出電阻特性，可以把互連線用一個(gè)分布式 RC 網(wǎng)絡(luò)來(lái)簡(jiǎn)化替代，信號(hào)傳輸?shù)难訒r(shí)由電阻電容值決定。當(dāng)頻率上升到中頻段時(shí)，互連線則表現(xiàn)出其電容特性。當(dāng)頻率更高時(shí)，則會(huì)表現(xiàn)電感特上海交通大學(xué)碩士

52、學(xué)位論文162.3.3 電容驅(qū)動(dòng)技術(shù)文獻(xiàn)27中提出了一種電容驅(qū)動(dòng)高速低功耗的片上互連信號(hào)傳輸技術(shù)。電容驅(qū)動(dòng)信號(hào)技術(shù)的做法是在驅(qū)動(dòng)端與傳輸線之間插入一個(gè)串聯(lián)電容，電容的插入產(chǎn)生了分壓，從而實(shí)現(xiàn)了信號(hào)的低擺幅的方式傳播。同時(shí)由低擺幅傳輸產(chǎn)生的共模噪聲影響，互連線需要采用差分傳輸技術(shù)，雙紐線的走線模式的采用進(jìn)一步避免了耦合噪聲，如圖 2-4 所示。圖 2-4 電容驅(qū)動(dòng)技術(shù)電路圖Fig.2-4 Capacitively-Driven Signaling Interconncet該電路通過(guò)一個(gè)電容驅(qū)動(dòng)一段長(zhǎng)導(dǎo)線，耦合電容與互連線電容串聯(lián)，減小了整個(gè)的驅(qū)動(dòng)器的負(fù)載電容，電容cC 與導(dǎo)線電容形成分壓，從而降

53、低了線路上的信號(hào)擺幅。耦合電容與互連線電容一起形成了分壓的結(jié)構(gòu)，從而在互連線的傳輸?shù)碾妷罕唤档土?。假設(shè)右側(cè)的耦合寄生電容為p2C ，負(fù)載電容為lC ，則電壓擺幅可以表示為2/ ( )swing dd c c w p lV V C C C C C(2-7)通常情況下，p2C 和lC 相對(duì)于wC 很小。假設(shè)需要在 1.8V 電壓下實(shí)現(xiàn) 50mV 的電壓擺幅，可使 /35c wC C。圖 2-5 電容驅(qū)動(dòng)后的電壓擺幅Fig.2-5 Voltage Swing of Capacitively-Driven Signaling Interconncet上海交通大學(xué)碩士學(xué)位論文17從傳輸函數(shù)的角度來(lái)看，加

54、入耦合電容為整個(gè)系統(tǒng)增加了一對(duì)零極點(diǎn)，互連線的傳輸帶寬因此被拓寬了。發(fā)送端的負(fù)載電容減少了，信號(hào)中的高頻信號(hào)加強(qiáng)了，低頻信號(hào)減弱了，從而該驅(qū)動(dòng)器比傳統(tǒng)的反相器有更快的信號(hào)傳輸速度；信號(hào)擺幅的下降也帶來(lái)了功耗的減少。這種方法也存在著一些不足之處。由于其是一種電壓型的信號(hào)傳輸模式。如果不插入反相器，長(zhǎng)互連線上傳輸信號(hào)的 RC 延時(shí)將隨著長(zhǎng)度的增加成指數(shù)增長(zhǎng)。在設(shè)計(jì)互連線末端的接收器時(shí)，就需要考慮接收互連線上的低擺幅信號(hào)，判斷并將其恢復(fù)成全擺幅信號(hào)。2.3.4 脈沖式電流源傳輸技術(shù)在文獻(xiàn)28中提出了一種片上互連線的電流源傳輸技術(shù)。如圖 2-6 所示，這種方法是將數(shù)據(jù)以電流脈沖的形式傳輸。差分傳輸線的

55、使用使信號(hào)以更高的傳輸速度通過(guò)互連線。該方法利用了電流信號(hào)具有非常陡的邊緣的特性，能夠?qū)崿F(xiàn)高速的片上傳輸。圖 2-6 脈沖式電流源傳輸模式Fig.2-6 Pulse Current Sourced Transmission然而，這種方法應(yīng)用于互連線信號(hào)的發(fā)送端，同時(shí)需要設(shè)計(jì)非常復(fù)雜的接收器。為了減小靜態(tài)功耗，需要在接收端加入時(shí)鐘驅(qū)動(dòng)。這就要求額外加入時(shí)鐘信號(hào)的布局布線，進(jìn)而增加了時(shí)鐘分布網(wǎng)絡(luò)的負(fù)載。這種方法的另一個(gè)缺點(diǎn)是需要使用共面結(jié)構(gòu)的互連線來(lái)減小差分互連線上的損耗和耦合效應(yīng)。這種結(jié)構(gòu)會(huì)很大程度地降低互連線的布線密度，消耗更大的芯片面積，降低面積的使用率29。2.3.5 3D TSV 片上互

56、連技術(shù)隨著 CMOS 工藝的不斷發(fā)展，芯片等比例縮小的局限性日漸凸顯，電子信息上海交通大學(xué)碩士學(xué)位論文18產(chǎn)業(yè)的競(jìng)爭(zhēng)從某種意義上來(lái)說(shuō)將主要體現(xiàn)在電子產(chǎn)品的封裝方面。由于硅通孔（Through-Silicon Vias，TSV）技術(shù)具有使摩爾定律不斷發(fā)展的潛力，同時(shí)其獨(dú)特的小外形因數(shù)和高性能 3D 芯片系統(tǒng)能力，使其受到工業(yè)界的廣泛認(rèn)可。硅通孔技術(shù)作為新的封裝互連技術(shù)，通過(guò)在芯片之間和晶圓之間制造一些垂直通孔來(lái)實(shí)現(xiàn)互連。采用這種方法，芯片上的互連線長(zhǎng)度可以極大地被縮減，同時(shí)改善芯片速度和功耗等性能也得到改善。3D TSV 互連技術(shù)具有以下優(yōu)點(diǎn)：1） 通過(guò)采用垂直堆疊來(lái)代替水平分布，可以顯著地減小

57、模塊之間平均的互連線長(zhǎng)度，使得互連線長(zhǎng)度縮短到與芯片厚度差不多。2） 高深寬比、高密度連接得以實(shí)現(xiàn)，復(fù)雜的多片系統(tǒng)集成密度比當(dāng)前先進(jìn)的物理封裝高很多倍；同時(shí)模塊間的垂直互連替代水平互連，RC 延遲被顯著地減小了。2.3.6 片上光互連技術(shù)隨著單個(gè)芯片上集成內(nèi)核個(gè)數(shù)越來(lái)越多，目前普通采用的電互連技術(shù)無(wú)法滿足日益增長(zhǎng)的互連網(wǎng)絡(luò)性能的需要。為解決這一問(wèn)題，產(chǎn)生了片上光互連技術(shù)。電互連片上網(wǎng)絡(luò)在功耗、性能、帶寬、延遲等方面都有限制，而光互連憑借低延時(shí)、低損耗、高吞吐率等優(yōu)勢(shì)，成為應(yīng)用到片上網(wǎng)絡(luò)的一種新互連方式。光互連技術(shù)具有很高的傳輸速率以及不受限制的帶寬資源，因此解決了電互連中的功耗和延時(shí)等問(wèn)題。圖

58、 2-7 顯示了一個(gè)完整的片上光通信系統(tǒng)，由光發(fā)射端（包括激光驅(qū)動(dòng)器和激光源）、光媒質(zhì)、光接收端（包括光探測(cè)器和跨阻放大器）組成。激光驅(qū)動(dòng)器在發(fā)射端將電壓信號(hào)轉(zhuǎn)換為電流信號(hào)，激光器將電流信號(hào)調(diào)制為光信號(hào)。光信號(hào)在光媒質(zhì)中傳播。在接收端，光探測(cè)器將光信號(hào)轉(zhuǎn)化回電信號(hào)，其中放大器的作用是將其幅度放大到一定水平，以滿足后端處理的需求。圖 2-7 片上光通信系統(tǒng)的基本框圖Fig.2-7 On-chip Optical Interconnect System上海交通大學(xué)碩士學(xué)位論文15性，到超高頻時(shí)則變成了輻射天線。當(dāng)互連線更多的是 LC 傳輸線而不是有損的RC 網(wǎng)絡(luò)時(shí)，互連線呈現(xiàn)電感特性時(shí)，信號(hào)的傳輸

59、速度非?？?，可以達(dá)到1VLC 。近光速傳播信號(hào)技術(shù)正是利用了互連線的這一特性。它的電路原理圖如圖 2-3 所示。圖 2-3 近光速信號(hào)傳播電路Fig.2-3 Near Speed-of-light Signaling System Block為了使信號(hào)能高速地通過(guò)長(zhǎng)互連線，信號(hào)需要做上變頻處理，系統(tǒng)模塊圖 2-3中為系統(tǒng)模塊圖，可以看到，信號(hào)從發(fā)送端發(fā)送后，首先經(jīng)過(guò)一個(gè)混頻器，這一混頻器將數(shù)據(jù)信號(hào)加載到一個(gè)高頻率信號(hào)上，從而實(shí)現(xiàn)近光速的傳輸速度。在互連線的接收端，被調(diào)制的信號(hào)再通過(guò)一個(gè)混頻器來(lái)解調(diào)，還原到原來(lái)的頻段。從頻域的角度，載波頻率被移除，被調(diào)制信號(hào)恢復(fù)到原始的信號(hào)。采用這種方法的好處是

60、不需要用到反相器，從而可以達(dá)到更快的速度，更低的功耗，更好的性能，以及版圖面積上的優(yōu)化26。然而，這種近光速的信號(hào)傳輸方法也存在一些缺點(diǎn)。趨膚效應(yīng)在信號(hào)高頻傳輸時(shí)會(huì)很顯著，增大了互連線的電阻，信號(hào)在互連線上傳輸?shù)膿p耗變大，信號(hào)失真變得明顯。因此需要采用低擺幅信號(hào)的差分傳輸技術(shù)。此外，技術(shù)要求載波的頻率要比信號(hào)頻率高，然而隨著工藝的進(jìn)步和信號(hào)傳輸速度的升高，要產(chǎn)生一個(gè)滿足載波需要的高頻載波是很困難的。以上缺點(diǎn)限制了近光速信號(hào)傳輸方法在實(shí)際中的應(yīng)用。上海交通大學(xué)碩士學(xué)位論文192.4 Pre-emphasis 技術(shù)在線上的信號(hào)傳輸過(guò)程中，低頻分量的傳輸速度慢，而高頻分量的傳輸速度快。雖然高頻信號(hào)在