IDDQ測試原理及方法

1、電流測試電流測試簡介 功能測試是基于邏輯電平的故障檢測，邏輯電平值通過測量原始輸出的電壓來 確定，因此功能測試實際上是電壓測試。電壓測試對于檢測固定型故障特別是雙極 型工藝中的固定型故障是有效的，但對于檢測 CMOS工 藝中的其他類型故障則顯得 有些不足，而這些故障類型在 CMOS電 路測試中是常見的對于較大電路，電壓測試 由于測試圖形的生成相當復雜且較長，因而電流測試方法被提出來電流測試的測試 集相當短，這種測試方式對于固定型故障也有效。CMOS 電路具有低功耗的優(yōu)點，靜態(tài)條件下由泄漏電流引起的功耗可以忽略，僅 在轉換期間電路從電源消耗較大的電流。電源電壓用 VDD表示， Q 代表靜態(tài) (q

2、uiescent) ，則 IDDQ 可用來表示 MOS電路靜態(tài)時從電源獲取的電流，對此電 流的測試稱為 IDDQ 測試，這是一種應用前景廣泛的測試。IDDQ 測試概念的提出時間并不很長，但自半導體器件問世以來，基于電流的測 量一直是測試元器件的一種方法，這種方法即所謂的 IDDQ 測試，用在常見的短接 故障檢測中。自從 Wanlsaa 于 1961 年提出 CMOS概 念 , 1968 年 RCA 制造出第一 塊 CMOS IC 和 1974 年制造出第一塊 MOS微 處理器以來，科研人員一直研究 CMOS 電路的測試，而靜態(tài)電流測試則作為一項主要的參數(shù)測量 1975 年 Nelson 提出了

3、 IDDQ 測試的概念和報告， 1981 年 M.W Levi 首次發(fā)表了關于 VLSI CMOS的 測試論 文，這就是 IDDQ 測試研究的開端。其后， IDDQ 測試用來檢測分析各種 DM0S缺 陷， 包括橋接故障和固定型故障 1988 年 W.Maly 首次發(fā)表了關于電流測試的論文 , Levi, Malaiya, C.Crapuchettes, M.Patyra , A .Welbers和 S.Roy 等也率先進行了片內(nèi)電流測試的研究開發(fā)工作，這些研究奠定了 IDDQ 測試的基礎、 1981 年 Philips semiconductor 開始在 SRAM產(chǎn) 品測試中采用片內(nèi) IDDQ

4、 檢測單元，其后 許多公司把片內(nèi) IDDQ 檢測單元用在 ASIC產(chǎn)品中，但早期的 IDDQ 測試基本上只為 政府、軍工資助的部門或項目所應用。直到 20 世紀 80 年代后期，半導體廠商認識到 IDDQ 測試是檢測芯片物理缺陷 的有效方法， IDDQ 測試才被普遍應用 , CAD 工具也開始集成此項功能。目前， IDDQ 測試也逐漸與其他 DFT結構，例如掃描路徑測試、內(nèi)建自測試、存儲器測試 等，結合在一起應用。 20 世紀 80 年代，電流測量基本上是基于片外測量電路的， 80 年代末片上電流傳感器的理論和設計方法得以提出，隨后這方面所開展的理論 和方法研究紛紛出現(xiàn)， IEEE Techn

5、ical Committee on Test Technology 于 1994 年成立一個稱做 QTAG ( Quality Test Action Group )的技術組織，其任務是研究片上電流傳感器的標準化問題，但該組織得出了電流傳感器不經(jīng)濟的結論，因此， 1996 年結束標準化研究工作，目前電流傳感器的研究主要針對高速片外傳感器。IDDQ 測試是源于物理缺陷的測試，也是可靠性測試的一部分 1996 年 SRC (Semiconductor Research Corporation )認定 IDDQ 測試是 20 世紀 90 年代到 21 世紀主要的測試方法之一。 IDDQ 測試已成為

6、IC 測試和 CAD 工具中一個重要內(nèi) 容，許多 Verilog/HDL 模擬工具包含 IDDQ 測試生成和故障覆蓋率分析的功能。IDDQ 測試引起重視主要是測試成本非常低和能從根本上找出電路的問題(缺陷) 所在。例如，在電壓測試中，要把測試覆蓋率從 80提高 10% ，測試圖形一般要 增加一倍，而要從 95 每提高一個百分點，測試圖形大約要在前面的基礎上提高 一倍，但若在電壓測試生成中加入少量的 IDDQ 測試圖形，就可能達到同樣的效果。 另外，即使電路功能正常， IDDQ 測試仍可檢測出橋接、短路、柵氧短路等物理缺 陷。但是 IDDQ 測試并不能代替功能測試，一般只作為輔助性測試。 IDD

7、Q 測試也 有其不足之處，一是前面提到的需要選擇合適的測量手段，二是對于深亞微米技術， 由于亞閡值元件的增加，靜態(tài)電流已高得不可區(qū)分。IDDQ 測試的原理就是檢測 CMOS電路靜態(tài)時的漏電流，電路正常時靜態(tài)電流非常 小（ nA 級），而存在缺陷時（如柵氧短路或金屬線短接）靜態(tài)電流就大得多如果 用 IDDQ 法測出某一電路的電流超常，則意味著此電路可能存在缺陷。圖1 以CMOS反 相器中柵氧短路和金屬線橋接形成的電流通道為例，對這一概念進行了進 一步闡述對于正常的器件，因制造工藝的改變或測量的不準確，也可能得出 IDDQ 電流過大的判斷，這種情況應先予以排除。圖 1 CMOS 反向器中形成的電流

8、通道雖然 IDDQ 的概念比較直觀，但對于 VLSI 而言， IDDQ 測試并不簡單，關鍵問題 是如何從量值上區(qū)分正常電路的電流和有缺陷電路的電流。1996年 Willams T .E 提出了用靜態(tài)電流分布來區(qū)分電路“好壞”的概念，采用靜態(tài)電流分布曲線來 描述，如圖 2 所示。圖 2 左半部分是正常的 CMOS反 相器的靜態(tài)電流分布曲線， 其均值為 Mg，右半部分是有缺陷的 CMOS反 相器的靜態(tài)電流分布曲線，其均值為 Md。如果 Mg和 Md的差值比較大，就可以比較容易地選擇一個靜態(tài)電流上限值來區(qū) 分電路的“好壞”。區(qū)分開正常電路的電流和有缺陷電路的電流限值，不但與電路 的設計參數(shù)、制造工藝

9、有關，還與電流的測試手段有關。圖 2 IDDQ 值的典型分布IDDQ 測試機理基本概念一個數(shù)字 IC 可能包含上百萬個晶體管，這些晶體管形成不同的邏輯門，不管 這些門電路形式和實現(xiàn)功能如何，都可以把它們用一個反相器的模型來表達。首先 研究 CMOS反 相器及其在有故障和無故障條件下的轉換電流，在輸入電壓從O 轉換到 VDD的過程中， PMOS管會由導通轉換為截止，而 NMOS管則會從截止轉換為導通， 但在轉換時間 t f 內(nèi)，柵極所具有的電壓會使兩管同時導通，也正是在這段時間內(nèi) 電源和地回路中形成比較大的電流，對其用 SPICE 模擬所得的波形如圖 3 所示圖 3 CMOS反相器轉換電流的 S

10、PICE模擬圖 4 繪出 0.6um 工藝， NMOS管 WL0.6um, PMOS管 W=2.5um、 L 0.6um 的 CMOs反 相器的 SPICE 模擬圖。上部分圖形是 CMOS反 相器無故障時輸入電壓 Vgs 和電源電流的 SPICE 模擬圖，下部分圖形是有故障時（輸入輸出短接）輸入電壓 和電源電流的 SPICE 模擬圖。從此圖中可以看出，對于有故障的電路，當輸入電 壓 Vgs 為高電平時，電源電流維持在一固定的、比較大的值，這是因為輸出經(jīng) NMOS拉低到地電平。但當輸入電壓 Vgs0 時，PMOS導 通，而 NMOS也 固定在輸入端，因此地與電源之間就有穩(wěn)定的電流，此電流比正常的

11、反相器的轉換電流要大得多。顯然，通過觀察電源電流的大小就可區(qū)分器件的正常與否。圖 4 無故障時和有故障時 CMOS 反相器的 SPICE 模擬圖IDDQ 測試與有故障的門在電路中的位置無關，因此不必像電壓測試那樣把故障 傳播到原始輸出。一般情況下，給 CMOS電路施加測試圖形后，其中的門不止一個進行狀態(tài)轉換， 這此轉換過程可能是同時完成，也可能非同時完成，這種情況下必須等到所有的門 都轉換結束后才可進行電流測試。如圖 5 所示的 NAND電路樹， a = b = c = d = 1 ，當 s 從低電平轉換到高電平時，最左邊的 NAND門 先轉換，最右邊的門最后 轉換，因此在最右邊的門還未轉換完

12、畢前進行的電流測量肯定是不準確的，也就不 能很好地進行故障分析。圖 5 NAND 電路樹無故障電路的電流分析CMOS反相器的轉換電流由 I ds 決定(1)式中(2)以上兩式中， 是 MOS器件的電導系數(shù)， 和 分別是介電常數(shù)和柵氧厚度， 是載流子遷移率， 和 分別是溝道寬度和長度， k 分別代表 N 溝道和 P 溝 道。由式( 1) 可以看出，當 Vds=Vgs-Vt 時轉換電流最大，因為這種情況下電源和 地之間存在一個電流直接導通路徑，此時的電流也遠遠大于靜態(tài)電流。當晶體管不處于轉換過程時，其中之一處于導通狀態(tài)，而另一個處于截止狀態(tài)， 實際上可能處于亞閾電流狀態(tài)，而不是完全截止。當 MOS

13、管 的尺寸縮小到亞微米 以下時，按比例下降的閾值電壓和短溝道效應會使亞閾電流增大，這個因素以及芯 片上集成管的增加，會使無故障器件的 IDDQ值增加。圖 6 表示柵長與 IDDQ 的關 系。表 1 列出了不同工藝下的 IDDQ值。圖 6 柵長與 IDDQ 的關系 表 1 不同工藝下的 IDDQ 值實際上的靜態(tài)電流是所有處于截止狀態(tài)的晶體管的電流之和，研究表明此電流與晶休管的數(shù)目有關系，表 2 列出了 IDDQ的典型值。表 2 IDDQ 的典型值轉換延遲雖然 MOS管一般可以當做轉換管使用，但其導通或截止不是即時的，而是有一 段延遲時間。造成延遲的主要原因，一是每個邏輯門的負載是一容性負載，后一

14、級 的輸入端或輸出端需經(jīng)過一定時間的充、放電才能使容性負載上的電壓達到穩(wěn)定， 二是 MOS溝 道的形成和關閉也需一定的時間。容性負載 C 上的電壓認流過的電流 i 及切換時間 t 之間的關系為：(3)式中， 為負載上的電壓從 V1 切換到 V2所用的時間。當負載上電壓從低電平值轉 換到高電平值時，通過 P 溝道充電；當負載上電壓從高電平值轉換到低電平值時， 通過 N 溝道放電 ;根據(jù) Vl 和 V2值，可以定義不同的延遲時間，主要有：- 高到低延遲時間（ thl） ;- 低到高延遲時間（ tlh） ;- 上升時間（ tr） ;- 下降時間（ tf ） ;- 延遲時間（ td ） ; 關于這些時

15、間的定義及其圖形描述可參考有關資料。IDDQ 測試方法IDDQ 的測試是基于靜態(tài)電流的測試，在每一個 IDDQ 測試圖形施加后再等待一 段時間才進行測量，因此其測試速度比較慢。進行 IDDQ 測試的必要條件是：狀態(tài) 切換所造成的電流“火花”必須消失掉，另外考慮電流測量設備也需一定的等待時 間一般來說，測試生成完成以后 ,IDDQ 測試基本的過程是：（ l ）測試圖形施加；（ 2 ）等待瞬變過程消失；（ 3 ）檢查靜態(tài) IDDQ 是否超過閾值。 電流測量可以在芯片外部進行，也可以在芯片內(nèi)部進行。在芯片內(nèi)部進行的IDDQ 測量一般是同內(nèi)建自測試結構結合在一起的。電流測量的難處在于測試結構 可能對被

16、測量的數(shù)值有影響，因此應采取措施排除此影響。為了正確進行電流測量， 有以下要求：- 在電源引出線端所接的旁路電容和 CUT 之間，容易布置測量結構；- 能夠測量小的靜態(tài)電流；- 測量不致引起電源電壓幾十微伏的變化；- 快速測試 每一個測試圖形下測試時間小于 5O0ns 。3.1 片外測試片外測試是常用的電流測量方法，其原理如圖 7 所示。在這種結構中，供電電源 端增加一旁路電容，原因是受到 CMOS中 比較大的轉換電流以及封裝的限制，會在 電源和地回路間造成比較大的涌流，此電容具有抑制涌流作用。如果涌流比較大，圖 7 電流測試方法示意圖片外電流測量的方案可分為直流和交流兩種，分別見圖 7(a

17、)和圖 7 (b )。最基 本的問題是測量探頭所引入的電感問題(典型值是 1050nH)，對于 100A/nS 的尖 脈沖電流， 10nH 的探頭可造成 100V的電壓降，因此這樣的探頭不可用。圖 7(a )所示的直流探測方案中，在旁路電容和 CUT 的 VDD 引腳之間接入一電 阻，通過測量此電阻上的電壓即可推算出靜態(tài)電流，電阻的值根據(jù)電壓測量裝置的 分辨率和靜態(tài)電流的幅值來確定。此種方法的缺點是電阻會造成 CUT 的 VDD引腳 上電壓顯著地降低，因此應采取措施補償電壓降低的影響，同時還需旁路掉瞬變電 流。圖 8 是改進的電流探測方案。圖 8(a )中采用增益足夠大的運算放大器，其設計 要

18、求是能夠補償電阻上的壓降，而且還能夠提供比較大的瞬態(tài)電流，顯然這樣的運 算放大器設計難度比較大。圖 8(b )中是采用二極管來鉗制電阻上的壓降，但仍然 存在 0.6 - 0.8V 的壓降，因此在產(chǎn)品測試中難以應用。圖 8(c )中采用旁路三極 管構成旁路路徑，該三極管只有在瞬態(tài)過程中才導通，瞬態(tài)過程結束后，電流只流 經(jīng)電阻。為了濾掉高頻噪聲，在被測電路的電源引腳加入一電容，如圖8(d )所示研究表明 2000 - 2500PF 的電容和 400 - 500 電阻所組成的濾波網(wǎng)絡，頻帶非常 寬。此電路的不足是造成 RC 負載效應，因此電路的穩(wěn)定過程比較長。仔細研究圖 8(d )電路，可以去掉電阻

19、，這樣電路的速度更快而測量的電流范圍 更大。圖 8 電流探測方案3.2 片內(nèi)測試 片外電流測試存在測量分辨率不高、測試速度低、測試設備泄漏電流影響等缺 點，此外測試設備的延遲、電流探頭的 LRC 效應和探頭機械尺寸的限制等也影響 測量效果，片內(nèi)測試則可以有效地解決這些問題，此種方法采用所謂的嵌入式電流 傳感器( Built-In Current Sensor, BICS)，其基本結構如圖 9(a) 所示圖 9 片內(nèi)測試片內(nèi)測試的基本結構主要由被測電路 CUT 、電流檢測單元、比較器和參考電壓 Vref 組成。電流檢測單元把流經(jīng) CUT的電流轉換成電壓 VIDD，相當于在芯片電源 電壓 VDD、

20、被測電路 CUT和芯片地之間加入一分壓器件，然后把 VIDD 與設定的參 考電壓 Vref 送入比較器進行比較， Vref 的設定值應使得被測電路無故障時 VIDD Vref , 比較器的輸出就會發(fā)生 變化。圖 9(b )是由 Carnegie Mellon 大學設計的一種 BICS 原理圖。對于圖 9 ( b )所示的電路，無故障時 Tl 導通，T2 截止。當電路存在缺陷時， 流經(jīng)被測電路 CUT 的電流就會增大，導致虛地點的電壓增大，從而使得 T2 導通和 Tl 截止，電流檢測單元的作用就相當于一個轉換。 T3 是為了保證轉換處于工作狀 態(tài)，并對節(jié)點 3 的電壓存儲，因此應設計 T3 使得

21、它具有高阻值，無故障情況下只 允許流過很小的泄漏電流。差分放大器比較參考電壓和虛地電壓，輸出 Pass/fail 標志，通過辨認此標志，即可確認電路是否存在故障。以上的討論基于分壓器件是一線性器件的假設，也就是分壓器件上的電壓、電 流關系是一線性函數(shù)，但有故障電路的 IDDQ 值與缺陷的類型有關。圖 10 所示曲 線表達的是被測電流與分壓值關系，從此圖可以看出：無故障時電路的IDDQ 值最小，而浮柵與結泄漏、柵氧化針孔、橋接、 VDD-GND短 路等缺陷存在下被測電路 IDDQ 值依次增大，分壓器件的分壓值也相應增大，因此，對于不同的缺陷，分壓 器件所取的分辨值不同。如果用線性器件作為分壓器，

22、它可設計成對小電流測量精 度高，或只對大電流的測量精度高。如果要對大范圍電流進行高精度測量，最好采 用諸如雙極性器件那樣的非線性分壓器件。圖 10 被測電流于測量器件電壓關系片內(nèi)測試方法也可用在系統(tǒng)級故障診斷中。故障檢測IDDQ 測試可用于檢測固定故障和恒定通故障，現(xiàn)舉例說明對于圖 11 ( a )所 示電路，其實現(xiàn)的函數(shù)是 。假定接輸入 B 的 P溝通晶體管恒定導通， 此故障與對應的與非門 s-a-1 故障效應相同。電壓測試生成時故障激活的條件是 AB = 11 ，該故障效應傳播到原始輸出 Z的條件是 C=1 ，據(jù)此得到的測試圖形是 ABC = 111 。電流測試生成時，與非門輸入信號 A，

23、B所有可能的值及其行為示于圖 11(c )中 從該圖可以看出：當 A = 0 或 B = 0 時，該與非門電路與地隔離而輸出上拉到 Vdd，表面上此電路功能正常。但當 AB = 11 時，地與電源間存在一直接導通路徑， 只要 A = 1 該路徑就存在，因此故障可直接觀察到，不需要對此故障建立敏化路 徑。如果電流測試時激活故障的測試圖形，等效于電壓測試時使得故障效應傳播到 原始輸出的測試圖形，則此類測試圖形稱為偽固定測試圖形。圖 11 電流測試法檢測恒定導通故障IDDQ 測試除了用于檢測固定故障和恒定通故障外，還可用于檢測橋接故障和一 些恒定開路故障，更重要的是，不論用什么樣的模型來模擬引起泄漏

24、電流的缺陷， IDDQ 測試都可以發(fā)現(xiàn)此類缺陷。4.1 橋接橋接缺陷是由于電路中兩個或多個電節(jié)點之間短接造成的，而設計中并未設計這 種短接。這些短接的節(jié)點可能是某一個晶體管的，也可能是幾個晶體管之間的，可 能處于芯片上同一層，也可能處于不同層晶體管之間短接的節(jié)點可看做邏輯門的節(jié) 點，但只有很少一部分橋接缺陷可用固定型故障模型來描述，在晶體管級這類短接 可由固定型故障、橋接故障、恒定通故障、一些恒定短路故障和泄漏故障來描述。例如，當源極接地或 Vdd時，柵源短接的故障屬于 SAF 故障，而源漏短接的故 障則屬于 SOP 故障；源極未接地或 Vdd時，柵源短接的故障則屬于 SOP 故障。橋接故障可

25、劃分為反饋型的和非反饋型的，線“與”和線“或”門一般屬于非反 饋型橋接故障，此類故障可由 SSF 測試圖形檢測。 SSF 測試圖形的優(yōu)點是易于生 成，電流測試的優(yōu)點是故障覆蓋率高，但 SSF 測試圖形并不能保證檢測許多 CMOS 故障，電流測試的缺點是測試成本高。反饋型橋接故障可能使得電路變?yōu)闀r序電路或穩(wěn)定，可由一系列兩個測試圖形組成的序列進行電壓測試或由電流方法檢測。圖12 是橋接缺陷的幾種圖例圖 12 橋接或開路故障圖 12 ( a )是因曝光不足導致 7 條金屬線橋接在一起的情形；圖 12 ( b )是 外來顆粒的介人導致 4 條金屬線橋接在一起的情形；圖 12 ( c )是因掩膜劃傷導

26、 致橋接或開路的情形；圖 12 ( d )是 1um 大小的缺陷造成短路的情形；圖 12 ( e )是金屬化缺陷導致 2 條鋁線橋接的情形；圖 12 ( f )則是層間短路情形 上述情形中雖然導致缺陷的原因各有不同，但結果或者是橋接，或者是開路。橋接 故障的檢測是 CMOS電 路測試的主要內(nèi)容，而電流測試是發(fā)現(xiàn)電壓測試無法檢查的 故障的有效方法。4.2 柵氧柵氧缺陷包括針孔、枝蔓晶狀體、熱載子造成的俘獲電荷、非化學計量的 Si- SiO2 界面以及與擴散區(qū)的直接短接等。圖 13 ( a )和圖 13 ( b )分別是柵氧與 N區(qū)短接和柵氧針孔的圖片。柵氧缺陷部分在氧化或熱處理過程中形成，部分是由 于靜電或過應力造成的。在 0.25um 及以下的工藝中，邏輯 MOSFE的T 柵氧厚度是 50-60Ao ，即 PROM和 Flash Memory 的柵氧厚度是 35-40A0 ，不管生產(chǎn)過程中柵氧厚度是如何嚴格控制， 總會有誤差存在，而柵氧厚度細微的變化都可能形成柵氧缺陷。例如，在較薄的柵 氧區(qū)會出現(xiàn) Fowler-Nordhiem