數(shù)電模擬考試題十一卷

1、試題一一、1. (93.75)10=( )162. 寫(xiě)出函數(shù)F=A+(BC+(CD) ) 的反函數(shù) 。3. TTL集電極開(kāi)路門(mén)必須外接_才能正常工作。4. 對(duì)共陽(yáng)接法的發(fā)光二極管數(shù)碼顯示器，應(yīng)采用_電平驅(qū)動(dòng)的七段顯示譯碼器。5輸出低電平有效的二 十進(jìn)制譯碼器的輸入為0110時(shí),其輸出端的電平為 。6. 寫(xiě)出J、K觸發(fā)器的特性方程： 。7. 一個(gè)時(shí)序電路，在時(shí)鐘作用下,狀態(tài)變化是000-010-011-001-101-110-010-011-001-101-110-010-011.，作為計(jì)數(shù)器，為_(kāi)進(jìn)制計(jì)數(shù)器,還有_個(gè)偏離狀態(tài)。8. A/D轉(zhuǎn)換過(guò)程是通過(guò)取樣、保持、_、編碼四個(gè)步驟完成的。9.

2、在2564位RAM中，每個(gè)地址有_個(gè)存儲(chǔ)單元。二、1只有當(dāng)決定一件事的幾個(gè)條件全部不具備時(shí)，這件事才不會(huì)發(fā)生，這種邏輯關(guān)系為( )。2與函數(shù)相等的表達(dá)式為（ ）。A B C D3扇出系數(shù)是指邏輯門(mén)電路( )。輸入電壓與輸入電壓之間的關(guān)系數(shù)輸出電壓與輸入電流之間的關(guān)系數(shù)C. 輸出端帶同類(lèi)門(mén)的個(gè)數(shù)D. 輸入端數(shù)4 TTL與非門(mén)多余端的處理,不能將它們( )。A.與有用輸入端連在一起 B.懸空 5一個(gè)8選一數(shù)據(jù)選擇器的地址輸入端有（ ）個(gè)。 B.2 C.3 D.86為實(shí)現(xiàn)將JK觸發(fā)器轉(zhuǎn)換為D觸發(fā)器，應(yīng)使（ ）。A. J=D，K=D B. K=D，J=D C. J=K=D D. J=K=D7同步時(shí)序電

3、路和異步時(shí)序電路的差異在于后者( )8四級(jí)移位寄存器,現(xiàn)態(tài)為0111，經(jīng)右移一位后其次態(tài)為（ ）。A.0011或者1011 B.1111或者1110 9為把50HZ正弦波變換成周期性矩形波,應(yīng)選用( )。10要構(gòu)成容量為1K8的RAM，需要（ ）片容量為2564的RAM。三、化簡(jiǎn)邏輯函數(shù)（共10分，每題5分）將函數(shù) 變換為與非式。 （本題5分）函數(shù)，畫(huà)出其卡諾圖并化簡(jiǎn)。（本題5分）四、電路分析題。（共40分，共6小題）1電路如圖所示,在G=0時(shí),F=( ),當(dāng)G=1時(shí),F=( )。（本小題6分） B11EN A F1 F G2. 寫(xiě)出F表達(dá)式。（本小題6分） F= 3. 某邏輯門(mén)的輸出與輸入關(guān)

4、系如下, 寫(xiě)出該邏輯門(mén)的邏輯表達(dá)式。（本小題6分）ABFF= 電路如圖,寫(xiě)出F的表達(dá)式,說(shuō)明電路邏輯功能,所用器件為4選1數(shù)據(jù)選擇器。（本小題6分） FEN YA1A0 D3 D2 D1 D0 A B “1” 試分析下圖中的計(jì)數(shù)器在M=0和M=1時(shí)各為幾進(jìn)制？（本小題6分）6.分析下圖所示的時(shí)序邏輯電路：（1）寫(xiě)出電路的驅(qū)動(dòng)方程、狀態(tài)方程和輸出方程；（2）畫(huà)出電路的狀態(tài)轉(zhuǎn)換圖；（3）指出電路能否自啟動(dòng)。（本小題10分）五、電路設(shè)計(jì)題(共20分，每題10分)1試用一個(gè)3線8線譯碼器和適當(dāng)?shù)拈T(mén)電路設(shè)計(jì)一個(gè)組合邏輯電路，使其實(shí)現(xiàn)函數(shù)：F（A，B，C）m(0,3,6,7)。在下圖中完成引腳接線示意圖。

5、(本題10分)集成十進(jìn)制計(jì)數(shù)器74LS160邏輯符號(hào)如圖，Q3為最高位,Q0為最低位。試用兩片74LS160構(gòu)成100進(jìn)制計(jì)數(shù)器，在已有的符號(hào)圖上畫(huà)出電路連線圖。（74LS160功能表如下圖所示）。（本題10分）試題二一、1如果采用二進(jìn)制代碼為200份文件順序編碼，最少需用 位。2和二進(jìn)制數(shù)（）2等值的十進(jìn)制數(shù)為 。3二進(jìn)制數(shù)（+0000110）2的原碼為 、反碼為 補(bǔ)碼為 。4邏輯函數(shù)式A0的值為 。5邏輯函數(shù)式Y(jié) = A BC + AC + BC的最小項(xiàng)之和的形式為 。 6. 組合邏輯電路的特點(diǎn)是 。7若存儲(chǔ)器的容量為512K8位，則地址代碼應(yīng)取 位。8D/A轉(zhuǎn)換器的主要技術(shù)指標(biāo)是轉(zhuǎn)換精度

6、和 。二、1邏輯代數(shù)中的三種基本運(yùn)算指（ ）。 (a)加、減運(yùn)算 (b)乘、除運(yùn)算 (c)與、或、非運(yùn)算 (d)優(yōu)先級(jí)運(yùn)算2若兩個(gè)邏輯式相等，則它們的對(duì)偶式（ ）。 (a)不一定相等 (b)可能為0 (c) 可能為1 (d) 一定相等3.正邏輯的高電平表示為（ ）。 (a) 0 (b)1 (c)原變量 (d)反變量4三態(tài)門(mén)電路的輸出可以為高電平、低電平及（ ）。 (a)0 (b)1 (c)高阻態(tài) (d)導(dǎo)通狀態(tài)5隨著計(jì)數(shù)脈沖的不斷輸入而作遞增計(jì)數(shù)的計(jì)數(shù)器稱(chēng)為（ ）。 (a)加法計(jì)數(shù)器 (b)減法計(jì)數(shù)器 (c)可逆計(jì)數(shù)器 (d)加/減計(jì)數(shù)器三、分析題（每小題10分，共40分）1已知邏輯函數(shù)Y1

7、和Y2的真值表如表1所示，試寫(xiě)出Y1 和Y2的邏輯函數(shù)式。 表12分析圖1所示時(shí)序電路的邏輯功能，寫(xiě)出電路的驅(qū)動(dòng)方程、狀態(tài)方程和輸出方程，畫(huà)出電路的狀態(tài)轉(zhuǎn)換圖和時(shí)序圖。 圖13寫(xiě)出如圖2組合邏輯電路輸出的最簡(jiǎn)與或式： 圖24由兩個(gè)三態(tài)門(mén)組成的邏輯電路如圖3所示，試分析其邏輯功能。 圖3四、連電路、畫(huà)波形（每小題10分，共20分）4 7 2 36 5 11如圖4，用555定時(shí)器接成多諧振蕩電路。 圖42若反相輸出的施密特觸發(fā)器輸入信號(hào)波形如圖5所示，試畫(huà)出輸出信號(hào)的波形。施密特觸發(fā)器的轉(zhuǎn)換電平VT+、VT-已在輸入信號(hào)波形圖上標(biāo)出。 圖53如圖6，將JK觸發(fā)器轉(zhuǎn)換為D觸發(fā)器。 五、設(shè)計(jì)題（每小題

8、10分，共20分）1試用3線-8線譯碼器74LS138和必要的門(mén)電路產(chǎn)生如下多輸出邏輯函數(shù)，并畫(huà)出邏輯原理圖。74LS138的功能表見(jiàn)附表1。Y1 = AB + ACY2 = AC + ABC + BCY3 = BC + A BC2已知4位同步二進(jìn)制計(jì)數(shù)器74LS161的功能表如表2所示，試由它構(gòu)成12進(jìn)制計(jì)數(shù)器。要求寫(xiě)出設(shè)計(jì)原理及畫(huà)出邏輯原理圖?？梢愿郊颖匾倪壿嬮T(mén)電路。附表1 3線8線譯碼器74LS138的功能表表2 4位同步二進(jìn)制計(jì)數(shù)器74LS161的功能表試題三一1尋址容量為2K8的RAM需要 根地址線。2 （-42）10的反碼為 ；（+42）10的補(bǔ)碼為 。（用8位二進(jìn)制表示）3圖（

9、1）為8線-3線優(yōu)先編碼器，優(yōu)先權(quán)最高的是 ，當(dāng)同時(shí)輸入、時(shí)，輸出= 。 4一個(gè)8位D/A轉(zhuǎn)換器的最小輸出電壓增量為0.02V，當(dāng)輸入代碼為10000111時(shí)，輸出電壓為 。5Y=：在 條件下，可能存在 型冒險(xiǎn)。6（84）10=（ ）2=（ ）16=（ ）8421BCD碼7A1 = ；A0 = 。8對(duì)n個(gè)變量來(lái)說(shuō)，最小項(xiàng)共有 個(gè)；所有的最小項(xiàng)之和恒為 。9用TTL門(mén)電路驅(qū)動(dòng)CMOS門(mén)電路必須考慮 問(wèn)題。10已知施密特觸發(fā)器的電壓傳輸特性曲線如圖（2）所示： 圖（1） 圖（2）則該施密特觸發(fā)器的UT+= 、UT-= 、UT= ；是 （同相還是反相）施密特觸發(fā)器。二、判斷題（對(duì)的打，錯(cuò)的打；每小題

10、1分，共10分）：（ ）1、對(duì)于或門(mén)、或非門(mén)電路不用的輸入端都可以通過(guò)一個(gè)電阻接地。（ ）2、轉(zhuǎn)換精度和轉(zhuǎn)換速度是衡量ADC和DAC性能優(yōu)劣的主要標(biāo)志。（ ）3、把一個(gè)5進(jìn)制計(jì)數(shù)器與一個(gè)10進(jìn)制計(jì)數(shù)器級(jí)聯(lián)可得到15進(jìn)制計(jì)數(shù)器。（ ）4、優(yōu)先編碼器只對(duì)同時(shí)輸入的信號(hào)中的優(yōu)先級(jí)別最高的一個(gè)信號(hào)編碼。（ ）5、若逐次逼近型ADC的輸出為8位，設(shè)時(shí)鐘脈沖頻率為1MHz，則完成一次轉(zhuǎn)換操作需要8us。（ ）6、施密特觸發(fā)器的回差越大，電路的抗干擾能力超強(qiáng)，但電路的觸發(fā)靈敏度將越低。（ ）7、數(shù)值比較器、寄存器都是組合邏輯電路。（ ）8、若TTL門(mén)電路和CMOS門(mén)電路的電源電壓都為5V，則它們的輸出電壓幅

11、度也相等。（ ）9、雙積分ADC具有抗干擾能力強(qiáng)、穩(wěn)定性好，但轉(zhuǎn)換速度慢的特點(diǎn)。（ ）10、單穩(wěn)態(tài)觸發(fā)器的分辨時(shí)間Td，由外加觸發(fā)脈沖決定。1若將一個(gè) JK觸發(fā)器變成一位二進(jìn)制計(jì)數(shù)器，則（ ）。（1）J=K=0 （2）J=0、K=1 （3）J=1、K=0 （4）J=K=12有一組合邏輯電路，包含7個(gè)輸入變量，7個(gè)輸出函數(shù)，用一個(gè)PROM實(shí)現(xiàn)時(shí)應(yīng)采用的規(guī)格是（ ）。(1)648 (2) 2564 (3) 2568 (4) 102483在異步六進(jìn)制加法計(jì)數(shù)器中，若輸入CP脈沖的頻率為36kHz，則進(jìn)位輸出CO的頻率為（ ）。（1）18kHz （2）9kHz （3）6kHz （4）4kHz 4要構(gòu)成

12、容量為1K8的RAM，需要（ ）片容量為2564的RAM。（1）4 （2）8 （3）16 （4）325若某模擬輸入信號(hào)含有200Hz、600Hz、1KHz、3KHz等頻率的信號(hào)，則該ADC電路的采樣頻率應(yīng)大于等于（ ）。（1）400Hz （2）1.2KHz （3）2KHz （4）6KHz 6N個(gè)觸發(fā)器可以構(gòu)成能寄存（ ）位二進(jìn)制數(shù)碼的寄存器。(1) N-1 (2) N (3) N+1 (4) 2N7時(shí)鐘為1MHz的移位寄存器，串行輸入數(shù)據(jù)經(jīng)8us后到達(dá)串行輸出端，則該寄存器的位數(shù)為（ ）。（1）3 （2）4 （3）5 （4）68若接通電源后能自動(dòng)產(chǎn)生周期性的矩形脈沖信號(hào)，則可選擇（ ）。（1）

13、施密特觸發(fā)器 2）單穩(wěn)態(tài)觸發(fā)器 （3）多諧振蕩器 （4）T觸發(fā)器9一個(gè)四位二進(jìn)制加法計(jì)數(shù)器的起始值為0110，經(jīng)過(guò)30個(gè)時(shí)鐘脈沖作用之后的值為（ ）。（1）0100 （2）0101 （3）0110 （4）0111 10正邏輯的“0”表示（ ）。（1） 0 V （2）+5 V （3）高電平 （4）低電平四、化簡(jiǎn)下列函數(shù)（每小題3分，共6分）：F1（A，B，C） = （2）F2（A，B，C，D） = m（0，2，6，7，8）+d（10，11，12，13，14，15）五、寫(xiě)出圖（3）所示電路的輸出表達(dá)式（每小題3分，共6分）： 圖（3a） 圖（3b）六、分析題（12分） 1（6分）試分析圖（4）所示

14、電路為幾進(jìn)制計(jì)數(shù)器，且畫(huà)出狀態(tài)轉(zhuǎn)換圖。 （74LS161的功能表見(jiàn)附錄）圖（4）2（6分）試寫(xiě)出圖（5）電路L的邏輯函數(shù)式，且說(shuō)明電路的功能。（74LS153：4選1數(shù)據(jù)選擇器）LABC C C C74LS153A1A0D0 D1 D2 D3YS 圖（5）七、電路如圖（6）所示。設(shè)各觸發(fā)器的初態(tài)為0，試寫(xiě)出電路的驅(qū)動(dòng)方程、狀態(tài)方程和Z的輸出方程；畫(huà)出CP脈沖作用下Q1、Q2和Z端的輸出波形。（12分）Q1Q2Z1ACPDJKFF1FF2 圖（6）八、設(shè)計(jì)題（24分）：1（12分）設(shè)計(jì)一個(gè)三人表決電路，規(guī)定必須有兩人以上同意時(shí)提案方可通過(guò)。試用3線- 8線譯碼器（74LS138）和門(mén)電路實(shí)現(xiàn)。2

15、（6分）試?yán)脧?fù)位端將同步十進(jìn)制計(jì)數(shù)器74LS160接成六進(jìn)制計(jì)數(shù)器。且畫(huà)出狀態(tài)轉(zhuǎn)換圖。D3 D2 D1 D0CrETEPCPQ3 Q2 Q1 Q0COLD74LS160 3（6分）試用555定時(shí)器設(shè)計(jì)一個(gè)單穩(wěn)態(tài)觸發(fā)器，要求輸出脈沖寬度為11ms。（設(shè)電阻為10K）555VOVCOVCC RDGNDTHDISCTR72635841 附錄：74LS161、74LS160功能表（161為十六進(jìn)制、160為十進(jìn)制）：輸 入輸 出 ET EP CPD3 D2 D1 D0Q3 Q2 Q1 Q00 0 0 0 0 1 0 d c b ad c b a1 1 0 保 持1 1 0 保 持1 1 1 1 計(jì)

16、數(shù)試題四一1、（1011.101）2=（ ）10=（ ）16。 2、已知函數(shù)，則F的與非-與非表達(dá)式為（ ），與或非表達(dá)式為（ ）。 3、n個(gè)變量可構(gòu)成（ ）個(gè)最小項(xiàng)，變量的每組取值可使（ ）個(gè)最小項(xiàng)值為1。 4、OC門(mén)工作時(shí)的條件是（ ）。 5、對(duì)于JK觸發(fā)器，若，則可構(gòu)成（ ）觸發(fā)器；若，則可構(gòu)成（ ）觸發(fā)器。二、選擇題（每題2分，共30分） （1-10為單項(xiàng)選擇題） 1、函數(shù)與（）A、互為反函數(shù) B、互為對(duì)偶式 C、相等 D、以上都不對(duì) 2、硅二極管導(dǎo)通和截止的條件是（）A、V0.7VV0.5VB、V0.5VC、V0.7VV D、V0.5VV3、標(biāo)準(zhǔn)與或式是由（）構(gòu)成的邏輯表達(dá)式A、最大

17、項(xiàng)之和 B、最小項(xiàng)之積C、最大項(xiàng)之積 D、最小項(xiàng)之和4、為實(shí)現(xiàn)F=ABCD，下列電路接法正確的是（ ） A B C D5、下列電路中屬于組合邏輯電路的是（ ）A、觸發(fā)器 B、計(jì)數(shù)器 C、數(shù)據(jù)選擇器 D、寄存器6、RS觸發(fā)器的約束條件是（ ）A、RS=0 B、R+S=1 C、RS=1 D、R+S=07、用觸發(fā)器設(shè)計(jì)一個(gè)17進(jìn)制的計(jì)數(shù)器所需觸發(fā)器的數(shù)目是（ ）A、2 B、3 C、4 D、58、多諧振蕩器可產(chǎn)生的波形是（ ） A、正弦波 B、矩形脈沖 C、三角波 D、鋸齒波9、要構(gòu)成容量為4Kx8的RAM，需容量為256x4的RAM（ ） A、2個(gè) B、4個(gè) C、32個(gè) D、8個(gè)10、下來(lái)不屬于模數(shù)

18、轉(zhuǎn)換步驟的是（ ） A、采樣 B、保持 C、濾波 D、編碼（11-15為多項(xiàng)選擇題）11、下列說(shuō)法中不正確的是( ) A、已知邏輯函數(shù)A+B=AB，則A=B B、已知邏輯函數(shù)A+B=A+C，則B=C C、已知邏輯函數(shù)AB=AC，則B=C D、已知邏輯函數(shù)A+B=A，則B=112、以下代碼中為無(wú)權(quán)碼的是（ ）A、8421BCD碼 B、余三碼 C、格雷碼 D、5421碼13、TTL與非門(mén)的輸入端懸空時(shí)相當(dāng)于輸入為（ ）A、邏輯1 B、邏輯0 C、高電平 D、低電平14、D/A轉(zhuǎn)換器主要的技術(shù)指標(biāo)有（ ） A、分辨率 B、轉(zhuǎn)換誤差 C、轉(zhuǎn)換精度 D、轉(zhuǎn)換速度15、存儲(chǔ)器的擴(kuò)展方式有（ ） A、位擴(kuò)展

19、 B、字?jǐn)U展 C、字節(jié)擴(kuò)展 D、雙字?jǐn)U展三、計(jì)算題（共10分）1、用卡諾圖化簡(jiǎn)邏輯函數(shù)F（A，B，C，D）=（0，6，8，13，14）+d（2,4,10） 求出最簡(jiǎn)與或式（5分） 2、用公式化簡(jiǎn)法化簡(jiǎn)下列邏輯函數(shù)為最簡(jiǎn)與或形式 （5分） 四、分析題（每題6分，共30分）1、分析圖示邏輯電路，要求：（1）寫(xiě)出函數(shù)的邏輯表達(dá)式，（2）列出真值表，（3）分析電路功能。（6分） 2、觸發(fā)器電路如圖所示，寫(xiě)出電路驅(qū)動(dòng)方程和狀態(tài)方程，并畫(huà)出Q0和Q1的輸出波形，假設(shè)初始狀態(tài)為Q0=Q1=0（6分）3、寫(xiě)出如下電路的輸出Z，74HC153是雙四選一數(shù)據(jù)選擇器。（6分）4、寫(xiě)出如下電路的狀態(tài)方程和驅(qū)動(dòng)方程，畫(huà)

20、出狀態(tài)轉(zhuǎn)換圖。（6分）5、已知反相輸出的施密特觸發(fā)器的正向域值電壓為VT+ =3V，負(fù)向域值電壓為VT- =1.5V，電壓輸入端VI波形如下，請(qǐng)?jiān)谙聢D畫(huà)出輸出端Vo的波形。（本題6分）五、設(shè)計(jì)題（每題10分，共20分）1、用74LS138和與非門(mén)設(shè)計(jì)函數(shù)Y1=AB+AC+BC Y2=（A+B）（A+C） （10分） 2.同步十六進(jìn)制計(jì)數(shù)器的邏輯符號(hào)如圖,功能表如下, Q3為最高位，Q0為最低位。利用置零端實(shí)現(xiàn)84進(jìn)制計(jì)數(shù)器，在下圖中畫(huà)出電路接線圖。（注：可以采用門(mén)電路）（10分） 試題五一1、（12.7）10=（ ）2（小數(shù)點(diǎn)后面取4位有效數(shù)字）=（ ）162、如圖所示的可編程邏輯陣列電路中，

21、Y1=（ ），Y2=（ ）。3、TS門(mén)輸出的三種狀態(tài)為 _、_、_。4、對(duì)于JK觸發(fā)器，若，則構(gòu)成（ ）觸發(fā)器，若=1，則構(gòu)成（ ）觸發(fā)器。5、若ROM具有10條地址線和8條數(shù)據(jù)線，則存儲(chǔ)容量為（ ）位，可以存儲(chǔ)（ ）字節(jié)。二、選擇題（每題2分，共30分） （1-10為單項(xiàng)選擇題）1、對(duì)TTL門(mén)電路，如果輸入端懸空則其等效為（ ）A、邏輯1 B、邏輯0 C、接地 D、任意選擇2、n個(gè)變量可以構(gòu)成（）個(gè)最小項(xiàng)A、nB、2nC、2nD、2n3、8位DAC轉(zhuǎn)換器，設(shè)轉(zhuǎn)換系數(shù)k=0.05, 數(shù)字01000001轉(zhuǎn)換后的電壓值為（）V。4、標(biāo)準(zhǔn)與或式是由（）構(gòu)成的邏輯表達(dá)式A、最大項(xiàng)之和 B、最小項(xiàng)之積

22、C、最大項(xiàng)之積 D、最小項(xiàng)之和5、邏輯函數(shù)F(A,B,C)=m(1,2,3,6);G(A,B,C)= m(0,2,3,4,5,7)則F和G相“與”的結(jié)果是（ ）。A、m2+m3 B、1 C、 D、A+B 6、下列電路中屬于組合邏輯電路的是（ ）A、觸發(fā)器 B、計(jì)數(shù)器 C、數(shù)據(jù)選擇器 D、寄存器 7、RS觸發(fā)器的約束條件是（ ）A、RS=0 B、R+S=1 C、RS=1 D、R+S=08、要構(gòu)成容量為4Kx8的RAM，需容量為256x4的RAM（ ） A、2個(gè) B、4個(gè) C、32個(gè) D、8個(gè) 9、四位的移位寄存器,現(xiàn)態(tài)為0111,經(jīng)右移一位后其次態(tài)為（ ）A.0011或者1011 B.1111或

23、者1110 10、5個(gè)觸發(fā)器構(gòu)成的計(jì)數(shù)器最大的計(jì)數(shù)值為（）A、5 B、10 C、32 D、25 （11-15為多項(xiàng)選擇題）11、已知，下列結(jié)果正確的是（ ）A、 B、 C、 D、 12、欲使JK觸發(fā)器按Qn+1=Qn工作，可使JK觸發(fā)器的輸入端為以下哪幾種情況？（ ）A、J=K=0 B、J=Q,K= C、J=,K=Q D、J=Q,K=0 13、關(guān)于PROM和PAL的結(jié)構(gòu)，以下敘述正確的是（ ）A、PROM的與陣列固定，不可編程B、PROM與陣列、或陣列均不可編程C、PAL與陣列、或陣列均可編程 D、PAL的與陣列可編程14、下列屬于模數(shù)轉(zhuǎn)換步驟的是（ ） A、采樣 B、濾波 C、保持 D、量化

24、15、D/A轉(zhuǎn)換的主要技術(shù)指標(biāo)有（ ） A、分辨率 B、轉(zhuǎn)換精度 C、轉(zhuǎn)換誤差 D、轉(zhuǎn)換速度三、計(jì)算題（每題5分，共10分）1、用公式化簡(jiǎn)法化簡(jiǎn)下列邏輯函數(shù)為最簡(jiǎn)與或形式 （5分）2、用卡諾圖化簡(jiǎn)法將下列函數(shù)化簡(jiǎn)為最簡(jiǎn)與或形式F（A，B，C，D）=m（1，2，6，9，10，15）+d(0，4，8，12)（8分） 四、分析題1、寫(xiě)出如圖所示電路的輸出Y1、Y2的邏輯函數(shù)式。（6分）2、由74LS161組成的電路如圖所示，分析電路（6分） （1）畫(huà)出電路的狀態(tài)轉(zhuǎn)換圖（Q3Q2Q1Q0）；（2）分析電路的功能。（74161的功能見(jiàn)表） Q0 Q1 Q23、分析時(shí)序電路，要求通過(guò)分析列出驅(qū)動(dòng)方程、狀態(tài)

25、方程并畫(huà)出狀態(tài)轉(zhuǎn)移圖，驗(yàn)證是否具備自啟動(dòng)特性。設(shè)Q2Q1Q0的初態(tài)為001。（10分） 4、用555定時(shí)器構(gòu)成多諧振蕩器的電路如下，根據(jù)輸入電壓波形畫(huà)出輸出電壓波形。5、觸發(fā)器電路如圖所示，寫(xiě)出電路驅(qū)動(dòng)方程和狀態(tài)方程，并畫(huà)出Q0和Q1的輸出波形，假設(shè)初始狀態(tài)為Q0=Q1=0（6分）六、設(shè)計(jì)（20分）1、試設(shè)計(jì)一個(gè)檢測(cè)電路。該電路的輸入是一位8421BCD碼。當(dāng)輸入的8421BCD碼所對(duì)應(yīng)的十進(jìn)制數(shù)符能被5整除時(shí)，輸出為1，否則輸出為0。用與非門(mén)實(shí)現(xiàn)。（10分） 2、舉重比賽中有A、B、C三名裁判，A為主裁，當(dāng)兩名或兩名以上裁判（必須包括A在內(nèi)）認(rèn)為運(yùn)動(dòng)員上舉杠鈴合格，才能認(rèn)為成功。（10分）要

26、求列真值表用與非門(mén)電路設(shè)計(jì)該邏輯電路。用四選一數(shù)據(jù)選擇器配合適當(dāng)?shù)拈T(mén)電路設(shè)計(jì)該邏輯電路。 試題六 1（47.5）10 =（ ）2 =（ ）16 =（ ）8421BCD碼 。2十進(jìn)制數(shù)-14的反碼為 ；補(bǔ)碼為 。3數(shù)字電路中，存在回差電壓的電路是 。4n個(gè)變量的最小項(xiàng)共有 個(gè)，所有最小項(xiàng)之和為 。5有一編碼器其輸入端是8個(gè)，則其輸出端為 。6一個(gè)8位數(shù)的D/A它的分辨率是 。7寫(xiě)出下列觸發(fā)器特性方程： SR觸發(fā)器 ； JK觸發(fā)器 。8三個(gè)JK觸發(fā)器構(gòu)成計(jì)數(shù)器，其最多有效狀態(tài)為 個(gè)；若要組成十進(jìn)制計(jì)數(shù)器，則需要 個(gè)觸發(fā)器，它的無(wú)效狀態(tài)有 個(gè)。二、判斷題：（ ）1、OC門(mén)和三態(tài)門(mén)均可實(shí)現(xiàn)“線與”功能

27、。（ ）2、余3碼 = 8421BCD碼 + 0011。（ ）3、時(shí)序電路和組合電路都具有記憶性。 （ ）4、一個(gè)模為2n的計(jì)數(shù)器也是一個(gè)2n進(jìn)制的分頻器。（ ）5、最基本的數(shù)字邏輯關(guān)系是與非和或非。（ ）6、計(jì)數(shù)器和數(shù)字比較器同屬于時(shí)序邏輯電路。（ ）7、移位寄存器必須是同步的時(shí)序邏輯電路。（ ）8、由N個(gè)觸發(fā)器組成的寄存器只能寄存N個(gè)數(shù)碼。（ ）9、TTL反相器輸入端懸空時(shí)，輸出端為高電平。（ ）10、RAM是只讀存儲(chǔ)器的簡(jiǎn)稱(chēng)。三、單選題1.可編程陣列邏輯PAL，其與邏輯陣列是（ ）， 或邏輯陣列是（ ）。（A）可編程； （B）固定； （C）不確定。2下列所示觸發(fā)器中屬下降沿觸發(fā)的是（ ）

28、。 （A） （B） （C）3如右圖所示CMOS電路，其邏輯功能是（ )。 （A）CMOS異或門(mén)； （B）CMOS與非門(mén)； （C）CMOS或非門(mén)。 4十六路數(shù)據(jù)選擇器應(yīng)有( )選擇控制端。（A）2； （B）4； （C）6 ； （D）8。5如右圖真值表，B、C為輸入變量，則輸入與輸出變量是（ ）。BCF001101011001（A）同或門(mén)；（B）異或門(mén)；（C）或非門(mén)。6在邏輯代數(shù)式F=AB中，若B=1，則F=（ ）。 （A）F=0 ；（B）F=A；（C）F=A。7如右圖電路完成的是（ ）功能。（A）計(jì)數(shù)器；（B）左移移位寄存器；（C）右移移位寄存器。8有一計(jì)數(shù)器，其狀態(tài)轉(zhuǎn)換圖如下所示，則該計(jì)數(shù)器（

29、 ）。（A）能自啟動(dòng)；（B）不能自啟動(dòng)；（C）不好判斷。9如右圖所示電路其輸出F=（ ）。 （A） （AB）+（CD） ； （B） （A+B）（C+D） ； （C） （AB+CD） 。10在A/D轉(zhuǎn)換過(guò)程中，應(yīng)包含的步驟是（ ）。 （A）采樣、量化、編碼； （B）保持、編碼、譯碼； （C）采樣、保持、譯碼。四、化簡(jiǎn)（每小題5分，共15分）：（1）求邏輯函數(shù)Y=AB+AC+BC+C D的最簡(jiǎn)與非式；求邏輯函數(shù)Y=(A+BC)(B+C)的最小項(xiàng)之和形式；（3）求邏輯函數(shù)Y=m(0,1,3,4,5,6,7,9,13)的最簡(jiǎn)與或式。五、按要求將所給部件連接成相應(yīng)的電路。（每小題5分，共20分）1設(shè)計(jì)一

30、個(gè)三人表決電路，結(jié)果按“少數(shù)服從多數(shù)”的原則決定。要求用38譯碼器74138及門(mén)電路實(shí)現(xiàn)。2用置零法將同步十六進(jìn)制計(jì)數(shù)器74LS163接成十三進(jìn)制計(jì)數(shù)器。Q3 Q2 Q1 Q0ET C EP 74LS163 LDCLK RD D3 D2 D1 D04 7 2 36 5 13用555定時(shí)器接成多諧振蕩電路。4試用JK觸發(fā)器接成D觸發(fā)器。六、分析下列電路的邏輯功能。（每小題6分，共30分）1有一邏輯電路如右圖所示，試寫(xiě)出其輸出邏輯表達(dá)式。2由74LS153組成的邏輯電路如下圖所示，試寫(xiě)出其邏輯表達(dá)式。3.已知邏輯函數(shù)A、B 和C的真值表如下表所示，試寫(xiě)出它們的邏輯表達(dá)式。 4如下電路是由兩片同步4

31、位二進(jìn)制計(jì)數(shù)器74LS160組成的計(jì)數(shù)器，試分析這是多少進(jìn)制的計(jì)數(shù)器。5由兩個(gè)三態(tài)門(mén)組成的邏輯電路如下圖所示，試分析其邏輯功能。試題七（71.5）10 =（ ）2 =（ ）16 =（ ）8421BCD碼 。2十進(jìn)制數(shù)-13反碼為 ；補(bǔ)碼為 。3 D觸發(fā)器的特性方程為 。4最基本的邏輯門(mén)電路是 、 、 。5 A/D轉(zhuǎn)換過(guò)程要經(jīng)過(guò) 、保持、 和 四個(gè)步驟完成。6三個(gè)D觸發(fā)器構(gòu)成計(jì)數(shù)器，最多有效狀態(tài)為 ；若要成十進(jìn)制計(jì)數(shù)器，則需要 個(gè)觸發(fā)器，它的無(wú)效狀態(tài)有 個(gè)。二、判斷題：（每小題1分，共10分）（ ）1PAL邏輯器件的與陣列和或陣列均可編程。 （ ）28421BCD碼 = 余3碼1100 。（ ）

32、3TTL反相器輸入端懸空時(shí)，輸入端相當(dāng)于接高電平。（ ）4一個(gè)模十的計(jì)數(shù)器也是一個(gè)十分頻器。（ ）5OD門(mén)和三態(tài)門(mén)均可實(shí)現(xiàn)“線與”功能。（ ）6計(jì)數(shù)器和數(shù)字比較器同屬于時(shí)序邏輯電路。（ ）7數(shù)碼寄存器必須是同步的時(shí)序邏輯電路。（ ）8將N個(gè)觸發(fā)器可構(gòu)成N進(jìn)制的扭環(huán)形計(jì)數(shù)器。（ ）9N進(jìn)制編碼器的輸入與輸出端數(shù)目滿足n2n關(guān)系。（ ）10ROM是只讀存儲(chǔ)器的簡(jiǎn)稱(chēng)。三1可編程邏輯陣列PLA中，PLA的與陣列是（ ），或陣列是（ ）。 （A）可編程 （B）固定 （C）不確定Y2已知某二變量輸入邏輯門(mén)的輸入 A、B及輸出Y的波形如下，試判斷其為何種邏輯門(mén)的功能。（ ）（A）與非門(mén)；（B）或非門(mén)；（C）

33、與門(mén)；（D）異或門(mén)。3十六路數(shù)據(jù)選擇器應(yīng)有( )選擇控制端。（A）2； （B）4； （C）6 ； （D）8。4如右圖真值表，B、C為輸入變量，則輸入與輸出變量是（ ）。BCF001101010110（A）異或門(mén)；（B）同或門(mén)；（C）或非門(mén)。5如右圖電路所示，其邏輯功能是（ ）。（A）計(jì)數(shù)器；（B）右移移位寄存器；（C）左移移位寄存器。6如右圖所示CMOS電路，其邏輯功能是（ )。 （A）CMOS與非門(mén)； （B）CMOS或非門(mén)； （C）CMOS異或門(mén)。7有一計(jì)數(shù)器，其狀態(tài)轉(zhuǎn)換圖如下所示，則該計(jì)數(shù)器（ ）。（A）能自啟動(dòng)；（B）不能自啟動(dòng)；（C）不好判斷。8有門(mén)電路如右圖所示，則其輸出Z的邏輯表達(dá)

34、式為（ ）。 （A）Z=（AB）； （B）Z=（A+B）； （C）Z=0。9下列所示觸發(fā)器中屬上降沿觸發(fā)的是（ ）。 （A） （B） （C）10在邏輯代數(shù)式F=AB中，若B=0，則F=（ ）。 （A）F=A ；（B）F=A；（C）F=0。四、化簡(jiǎn)（每小題5分，共15分）1求邏輯函數(shù)F= A B+（A+B）C+BCD 的最簡(jiǎn)與非式；2求邏輯函數(shù)F=AB +AC(B+C D )的最小項(xiàng)之和形式；3求邏輯函數(shù)Y=m(0,2,3,5,7,8,10,11,13,15)的最簡(jiǎn)與或式。五、按要求將所給部件連接成相應(yīng)的電路。（每小題5分，共20分）用置零法將同步十進(jìn)制計(jì)數(shù)器74LS160芯片構(gòu)成七進(jìn)制計(jì)數(shù)器。

35、Q3 Q2 Q1 Q0ET C EP 74LS160 LDCLK RD D3 D2 D1 D02試用D觸發(fā)器接成T觸發(fā)器。4 7 2 36 5 13用右圖的555定時(shí)器接成單穩(wěn)態(tài)觸發(fā)電路。4設(shè)計(jì)一個(gè)三人表決電路，結(jié)果按“少數(shù)服從多數(shù)”的原則決定。要求用八選一數(shù)據(jù)選擇器CT54LS151實(shí)現(xiàn)。六、分析下列電路的邏輯功能。（每小題6分，共30分）1寫(xiě)出如下組合邏輯電路輸出的最簡(jiǎn)與或式： 2已知邏輯函數(shù)Si 和Ci的真值表如表1所示，試寫(xiě)出Si和Ci的邏輯表達(dá)式。 表1 3有一邏輯電路如下圖所示，試寫(xiě)出其輸出邏輯表達(dá)式。 4如下電路是由兩片同步4位二進(jìn)制計(jì)數(shù)器74LS163組成的計(jì)數(shù)器，試分析這是幾

36、進(jìn)制的計(jì)數(shù)器。5由74LS153組成的邏輯電路如下圖所示，試寫(xiě)出其最簡(jiǎn)與或式。試題八一、填空（每空1分，共10分）1、如果采用二進(jìn)制代碼為200份文件順序編碼，最少需要用（ ）位。2、和二進(jìn)制數(shù)（1010.01）2等值的十進(jìn)制數(shù)是（ ）。3、二進(jìn)制數(shù)（+0000110）2的原碼為（ ）、反碼為（ ）、補(bǔ)碼為（ ）。4、邏輯函數(shù)式A0的值為（ ）。5、邏輯函數(shù)式的最小項(xiàng)之和的形式是（ ）。6、邏輯代數(shù)中的三種基本運(yùn)算是（ ）、（ ）、（ ）。二、單項(xiàng)選擇題（每題1分，共10分）1、TTL輸入端的懸空狀態(tài)和接（ ）是等效的。（a）邏輯1（b）邏輯0，（c）電容，（d）電感2、TTL集成數(shù)字芯片，驅(qū)

37、動(dòng)大負(fù)載電流時(shí)，用輸出（ ）去驅(qū)動(dòng)。（a）高電平,（b）低電平,（c）電感,（d）電容3、米里（Mealy）型電路的輸出不僅與當(dāng)時(shí)的輸入有關(guān)，而且與（ ）的狀態(tài)有關(guān)。（a）存儲(chǔ)器（b）計(jì)數(shù)器,（c）可逆計(jì)數(shù)器,（d）分頻器4、（ ）構(gòu)成的多諧振蕩器的穩(wěn)定度最高。（a）555定時(shí)器,（b）環(huán)形振蕩電路,（c）由施密特觸發(fā)器,（d）反饋回路接入石英晶體振蕩器5、（ ）又叫做多路（轉(zhuǎn)換）開(kāi)關(guān)。（a）譯碼器,（b）編碼器,（c）數(shù)據(jù)選擇器,（d）寄存器6、下面哪種轉(zhuǎn)換器屬于D/A轉(zhuǎn)換器（ ）。（a）并聯(lián)比較型 ,（b）逐次漸進(jìn)型, （c）雙積分型 ,（d）倒T型7、若兩個(gè)邏輯式相等，則它們的對(duì)偶式（

38、）。（a）不一定相等,（b）都等于1,（c）都等于0,（d）一定相等8、n位逐次漸近型A/D轉(zhuǎn)換器完成一次轉(zhuǎn)換需要（ ）個(gè)CLK周期。（a）n,（b）n+1,（c）n+2,（d）n+39、三態(tài)門(mén)電路的輸出可以為高電平、低電平及（ ）。（a）0,（b）1,（c）高阻態(tài),（d）不定態(tài)10隨著計(jì)數(shù)脈沖的不斷輸入而作遞減計(jì)數(shù)的計(jì)數(shù)器是（ ）。（a）加法計(jì)數(shù)器,（b）減法計(jì)數(shù)器,（c）可逆計(jì)數(shù)器,（d）寄存器三、簡(jiǎn)單問(wèn)答題（每題5分，共20分）1、化簡(jiǎn)具有無(wú)關(guān)項(xiàng)的邏輯函數(shù)： 2、電路使用的元件如圖所示，畫(huà)出輸出電壓的波形，并指出電路完成的功能。3、已知邏輯函數(shù)式Y(jié)1和Y2的真值表如表1所示，要求寫(xiě)出Y1

39、和Y2的邏輯函數(shù)式。表1A B CY1 Y20 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 00 11 10 01 11 00 11 04、用二進(jìn)制補(bǔ)碼計(jì)算23-11=？9-12=？。四、綜合題（共60分）1、用觸發(fā)器和門(mén)電路設(shè)計(jì)一個(gè)三人搶答電路。每個(gè)搶答者和裁判員各控制一個(gè)按鈕。搶答開(kāi)始后首先按下按鍵者將他控制的一個(gè)觸發(fā)器置1，以后其他人按下按鈕不再能將所控制的觸發(fā)器置1。開(kāi)始搶答以前，裁判應(yīng)按動(dòng)按鈕將三個(gè)觸發(fā)器全部置0。（7分）2、分析圖a中給出的計(jì)數(shù)器電路?；卮?4160本身是幾進(jìn)制的計(jì)數(shù)器芯片？如圖a連接后，說(shuō)明P=1和 P=0時(shí)各為幾進(jìn)制。（6分）

40、 圖a3、試用3線8線譯碼器74LS138和必要的門(mén)電路產(chǎn)生如下多輸出邏輯函數(shù)，并畫(huà)出邏輯原理圖。（7分）4、（共6分）（1）圖（1）中，已知CMOS邊沿觸發(fā)方式JK觸發(fā)器各輸入端的電壓波形如圖所示，試畫(huà)出端對(duì)應(yīng)的電壓波形。（2）圖（2）中，寫(xiě)出電路的次態(tài)函數(shù)（即與現(xiàn)態(tài)和輸入變量之間的函數(shù)式），并畫(huà)出在給定信號(hào)的作用下Q3的電壓波形。假定各觸發(fā)器的初始狀態(tài)均為Q=0。圖（1） 圖（2）5、由555定時(shí)器接成的單穩(wěn)態(tài)觸發(fā)器如圖所示，試畫(huà)出和觸發(fā)信號(hào)對(duì)應(yīng)的V0波形，并計(jì)算輸出電壓V0的脈寬tw。圖中R1=10千歐，C=100uF。（6分）6、如圖所示，已知G1和G2為74LS系列OC輸出結(jié)構(gòu)的與非

41、門(mén)，輸出管截止時(shí)的漏電流最大值為IOH(max)=100uA，低電平輸出電流最大值為IOL(max)=8mA，這時(shí)輸出的低電平為VOL(max)=0.4V。G3、G4、G5是74LS系列的或非門(mén)，它們高電平輸入電流最大值為IIH(max)=20uA，低電平輸入電流最大值為IIL(max)=-0.4mA。給定VCC=5V，要求滿足VOH3.4V,VOL0.4V,試求RL取值的允許范圍。（6分）7、分析下面的時(shí)序邏輯電路，寫(xiě)出驅(qū)動(dòng)方程、狀態(tài)方程、輸出方程。（8分）8、如下圖所示，計(jì)算G1的輸出端最多可以驅(qū)動(dòng)多少個(gè)同樣的反相器。已知圖中TTL反相器的高電平輸入電流IIH=40u A,低電平輸入電流I

42、IL=-1毫安，VOHOH（max）=-0.4毫安,VOLOL（max）=12毫安。（6分）9、用四選一數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯關(guān)系。已知四選一數(shù)據(jù)選擇器在S=1時(shí)的邏輯功能表達(dá)式為：。（8分）試題九一、判斷題（對(duì)的打“”，錯(cuò)的打“”，每小題一分。共10分）（ ）1、OC門(mén)的輸出接在一起可實(shí)現(xiàn)線與。（ ）2、單穩(wěn)態(tài)觸發(fā)器的輸出脈沖寬度大于輸入脈沖寬度。（ ）3、編碼器的輸出端比輸入端多。（ ）4、電平觸發(fā)的觸發(fā)器存在 “空翻”現(xiàn)象。（ ）5、通常用T（或改接后）觸發(fā)器構(gòu)成同步二進(jìn)制計(jì)數(shù)器。（ ）6、n變量的全部最小項(xiàng)之和為0。（ ）7、。（ ）8、。（ ）9、可編程邏輯器件（PLD）的邏輯功能是由用

43、戶(hù)通過(guò)對(duì)器件編程來(lái)設(shè)定。（ ）10、非方波信號(hào)經(jīng)施密特觸發(fā)器后變?yōu)榉讲ㄐ盘?hào)。二、填空題（每空2分。共20分）1、（35）10=（ ）2。2、（0101）余3碼=（ ）10。3、寫(xiě)出右圖所示電路的輸出狀態(tài)。4、mi和mj（ij）為兩個(gè)最小項(xiàng)，則mimj=（ ）。5、=（ ）。6、n位二進(jìn)制譯碼器有（ ）個(gè)輸出端。7、（-24）10=（ ）補(bǔ)碼（用八位二進(jìn)制碼表示）。8、ROM由地地址譯碼器、（ ）和輸出緩沖器等組成。9、=（ ）。10、半導(dǎo)體存儲(chǔ)器的容量為1k4位，則該存儲(chǔ)器有（ ）個(gè)地址。三、選擇題（每小題2分。共20分）1、若邏輯功能是“有0出0，全1出1”，則為（ ）邏輯。A、與。 B、或

44、非。 C、異或。 D、同或。2、（25）10=（ ）8421。A、0010 1000 B、0010 0101 C、0101 1000 D、110013、CMOS與門(mén)（與非門(mén)）多余端的最佳處理方法是（ ）。A、接地。 B、接電源。 C、懸空。 D、接到使用端。4、若需寄存4位二進(jìn)制數(shù)，則需（ ）個(gè)觸發(fā)器。A、一。 B、二。 C、四。 D、八。5、由3個(gè)非門(mén)接成的環(huán)形振蕩電路的周期是（ ）（每個(gè)門(mén)電路的延遲時(shí)間都是tpd）。tpd。 B、3tpd。 C、6tpd。 D、9tpd。6、（ ）是8421碼的偽碼。A、0111 B、0001。 C、1001。 D、1010。7、下列電路中，（ ）屬于時(shí)序

45、邏輯電路。A、數(shù)據(jù)選擇器。 B、譯碼器。 C、全加器。 D、寄存器。8、若JK觸發(fā)器的JK=（ ）時(shí)，其輸出狀態(tài)將保持不變。A、00 B、01 C、10 D、119、TTL與門(mén)的輸入端懸空時(shí)相當(dāng)于輸入為（ ）。A、邏輯1 B、邏輯0 C、0.1V的電平 D、不確定10、四位右移移位寄存器的現(xiàn)態(tài)為1011，則下一時(shí)鐘到來(lái)后的狀態(tài)為（ ）。A、1011或0101 B、0101或1101 C、1101或1110 D、1111或0111四、電路分析（1、2小題各5分， 3小題各10分。共20分）1、74LS138為八選一數(shù)據(jù)選擇器，它的輸出函數(shù)式為：（5分）試寫(xiě)出下圖所示電路的輸出函數(shù)式F的最簡(jiǎn)與或式

46、。2、試回答下圖所示電路是幾進(jìn)制計(jì)數(shù)電路？3、電路如下圖所示，寫(xiě)出電路的驅(qū)動(dòng)方程、次態(tài)方程，作出狀態(tài)轉(zhuǎn)換圖，并說(shuō)明電路的邏輯功能。（10分）五、回答問(wèn)題并畫(huà)波形圖（5分）將下圖所示觸發(fā)器改接成觸發(fā)器，并畫(huà)出改接后在CP和信號(hào)作用下輸出端Q的波形。觸發(fā)器的初態(tài)為0。六、電路設(shè)計(jì)（1小題10分，2小題15分。共25分）F的定時(shí)電容器（其他元件自定）設(shè)計(jì)一個(gè)頻率約為1kHz、占空比為0.5的多諧振蕩器。2、有一水箱由大、小兩臺(tái)水泵ML和MS供水，如圖所示。水箱中設(shè)置了三個(gè)水位檢測(cè)元件A、B、C。水面低于檢測(cè)元件時(shí)，檢測(cè)元件給出高電平；水面高于檢測(cè)元件時(shí)，檢測(cè)元件給出低電平?，F(xiàn)要求當(dāng)水位超過(guò)C點(diǎn)時(shí)水泵

47、停止工作；水位低于C點(diǎn)而高于B點(diǎn)時(shí)MS單獨(dú)工作；水位低于B點(diǎn)而高于A點(diǎn)時(shí)ML單獨(dú)工作；水位低于A點(diǎn)時(shí)ML和MS同時(shí)工作。試用與非門(mén)電路設(shè)計(jì)一個(gè)控制兩臺(tái)水泵的邏輯電路，要求電路盡量簡(jiǎn)單。（提示：用卡諾圖化簡(jiǎn)含有無(wú)關(guān)項(xiàng)的邏輯函數(shù)）試題十填空題（每空1分，共15分）：1（93）10=（ ）2=（ ）16=（ ）8421BCD碼。2 （-58）10的反碼為 ；補(bǔ)碼為 。（用8位二進(jìn)制表示）3一個(gè)8位D/A轉(zhuǎn)換器的轉(zhuǎn)換比例系數(shù)k為0.12V，當(dāng)輸入代碼為00110010時(shí)，輸出電壓為 。 4對(duì)n個(gè)變量來(lái)說(shuō)，最小項(xiàng)共有 個(gè)；所有的最小項(xiàng)之和恒為 。 5三個(gè)D觸發(fā)器構(gòu)成計(jì)數(shù)器，最多有效狀態(tài)為 ；若要成十進(jìn)制

48、計(jì)數(shù)器，則需要 個(gè)觸發(fā)器，它的無(wú)效狀態(tài)有 個(gè)。6若輸入變量A=1，則F = AB = 。7對(duì)于JK觸發(fā)器，若=1，則構(gòu)成 觸發(fā)器。8一個(gè)8位數(shù)的D/A它的分辨率是 。9數(shù)字電路中存在回差電壓的電路是 。二、判斷題（對(duì)的打，錯(cuò)的打；每小題1分，共10分）：（ ）1、對(duì)于或門(mén)、或非門(mén)電路不用的輸入端都可以通過(guò)一個(gè)電阻接地。（ ）2、把二個(gè)4進(jìn)制計(jì)數(shù)器進(jìn)行級(jí)聯(lián)可得到一個(gè)8進(jìn)制計(jì)數(shù)器。（ ）3、優(yōu)先編碼器只對(duì)同時(shí)輸入的信號(hào)中的優(yōu)先級(jí)別最高的一個(gè)信號(hào)編碼。（ ）4、OC門(mén)和TSL門(mén)均可實(shí)現(xiàn)“線與”功能。 （ ）5、當(dāng)與門(mén)的控制端為0時(shí)，信號(hào)不可以傳送。（ ）6、一個(gè)模十的計(jì)數(shù)器可做一個(gè)十二分頻器使用。（

49、 ）7、計(jì)數(shù)器和數(shù)字比較器同屬于時(shí)序邏輯電路。（ ）8、若接通電源后能自動(dòng)產(chǎn)生周期性的矩形脈沖信號(hào)，則該電路是多諧振蕩器。（ ）9、用4片2568的RAM芯片可構(gòu)成10248的存儲(chǔ)器。（ ）10、單穩(wěn)態(tài)觸發(fā)器的分辨時(shí)間Td，由外加觸發(fā)脈沖決定。三、單項(xiàng)選擇題：（每小題1分，共10分；請(qǐng)將正確答案的編號(hào)填入表格中）15個(gè)觸發(fā)器可以構(gòu)成能寄存（ ）位二進(jìn)制數(shù)碼的寄存器。A、4； B、5； C、6； D、10；2若逐次逼近型ADC的輸出為8位，設(shè)時(shí)鐘脈沖頻率為1MHz，則完成一次轉(zhuǎn)換操作需要（ ）。A、8us； B、10us； C、12us； D、16us；3十六路數(shù)據(jù)選擇器應(yīng)有( )選擇控制端。A

50、、8； B、6； C、4 ； D、2。4若某模擬輸入信號(hào)含有600Hz、1KHz、3KHz、6KHz等頻率的信號(hào)，則該ADC電路的采樣頻率應(yīng)大于等于（ ）。A、1.2KHz； B、6KHz； C、2KHz； D、12KHz； 5如圖（1）真值表，B、C為輸入變量，則輸入與輸出變量是（ ）。BCF001101010110A、與非門(mén)； B、或非門(mén)；C、異或門(mén)；D、同或門(mén)； 圖（1）6三態(tài)門(mén)電路的輸出可以為高電平、低電平及（ ）。A、 0 ； B、1； C、高阻態(tài)； D、導(dǎo)通狀態(tài)；7有一計(jì)數(shù)器，其狀態(tài)轉(zhuǎn)換圖如圖（2）所示，則該計(jì)數(shù)器（ ）。A、能自啟動(dòng)； B、不能自啟動(dòng)；C、不好判斷。 圖（2）8有

51、門(mén)電路如圖（3）所示，則其輸出Z的邏輯表達(dá)式為（ ）。 A、Z=0； B、Z=（A+B）； C、Z=1； D、Z=（AB）。 圖（3）9下列所示觸發(fā)器中屬上降沿觸發(fā)的是（ ）。 （A） （B） （C）10.正邏輯的高電平表示為（ ）。 A、 0 ； B、1； C、原變量； D、反變量；四、邏輯函數(shù)化簡(jiǎn)（每小題3分，共6分）：（1）F1（A，B，C）= （2）F2（A，B，C，D） = m（0，2，6，7，8）+d（10，11，12，13，14，15）五、分析題（共22分）1、（8分）寫(xiě)出如圖（4）所示電路的輸出Y1、Y2的邏輯函數(shù)式。（74HC138是3-8線譯碼器） 圖（4）2、（8分）由集

52、成計(jì)數(shù)器74LS161組成的電路如圖（5）所示，分析電路（1）畫(huà)出電路的狀態(tài)轉(zhuǎn)換圖（Q3Q2Q1Q0）；（2）分析電路的功能。（74161的功能表見(jiàn)第8頁(yè)附錄） 3（6分）有一邏輯電路如圖（6）所示，試寫(xiě)出其輸出邏輯表達(dá)式。 圖（6）六、（12分）電路如圖（7）所示。設(shè)各觸發(fā)器的初態(tài)為0，試寫(xiě)出電路的驅(qū)動(dòng)方程、狀態(tài)方程和Z的輸出方程；畫(huà)出CP脈沖作用下Q1、Q2和Z端的輸出波形。Q1Q2Z1ACPDJKFF1FF2 圖（7）七、設(shè)計(jì)題（25分）：1（12分）設(shè)計(jì)一個(gè)三人表決電路，結(jié)果按“少數(shù)服從多數(shù)”的原則決定。要求用八選一數(shù)據(jù)選擇器CT54LS151實(shí)現(xiàn)。2（7分）試?yán)脧?fù)位端將同步十進(jìn)制計(jì)

53、數(shù)器74LS160接成六進(jìn)制計(jì)數(shù)器。且畫(huà)出狀態(tài)轉(zhuǎn)換圖。（其功能表見(jiàn)第8頁(yè)附錄）D3 D2 D1 D0CrETEPCPQ3 Q2 Q1 Q0COLD74LS160 3（6分）試用555定時(shí)器設(shè)計(jì)一個(gè)單穩(wěn)態(tài)觸發(fā)器，要求輸出脈沖寬度為11ms。（設(shè)電阻為10K） 555VOVCOVCC RDGNDTHDISCTR72635841 附錄：74LS161、74LS160功能表（161為十六進(jìn)制、160為十進(jìn)制）：輸 入輸 出 ET EP CPD3 D2 D1 D0Q3 Q2 Q1 Q00 0 0 0 0 1 0 d c b ad c b a1 1 0 保 持1 1 0 保 持1 1 1 1 計(jì) 數(shù)試題十一填空題（每空1分，共26分）：1 8線-3線優(yōu)先編碼器74LS148（反碼輸入、反碼輸出）： 當(dāng)同時(shí)輸入、時(shí)，則輸出狀態(tài)為 。2 n個(gè)變量共有 個(gè)最小項(xiàng)；任意兩個(gè)最小項(xiàng)相與，結(jié)果為 。3RS觸發(fā)器的特性方程為： ；約束條件為： 。4一個(gè)8位A/D轉(zhuǎn)換器輸入滿量程為10V，當(dāng)輸入5V電壓值時(shí),輸出數(shù)字量為 。5用TTL門(mén)電路驅(qū)動(dòng)CMOS門(mén)電路必須考慮 問(wèn)題。6（43.25）10=（ ）2=（ ）16=（ ）8421BCD碼7A/D轉(zhuǎn)換一