047-EDA綜合設(shè)計(jì)實(shí)驗(yàn)

1、EDA技術(shù)實(shí)用教程第6章（A） EDA綜合設(shè)計(jì)實(shí)驗(yàn)電子系統(tǒng)設(shè)計(jì)實(shí)踐12.1 等精度頻率計(jì)設(shè)計(jì)在此完成的設(shè)計(jì)項(xiàng)目可達(dá)到的指標(biāo)為：（1）頻率測(cè)試功能：測(cè)頻范圍0.1Hz100MHz。測(cè)頻精度：測(cè)頻全域相對(duì)誤差恒為百萬(wàn)分之一。（2）脈寬測(cè)試功能：測(cè)試范圍0.1s1s，測(cè)試精度0.01s 。（3）占空比測(cè)試功能：測(cè)試精度199。12.1 等精度頻率計(jì)設(shè)計(jì)12.1.1 主系統(tǒng)組成圖12-1 頻率計(jì)主系統(tǒng)電路組成12.1 等精度頻率計(jì)設(shè)計(jì)12.1.2 測(cè)頻原理圖12-2 等精度頻率計(jì)主控結(jié)構(gòu) 設(shè)在一次預(yù)置門時(shí)間Tpr中對(duì)被測(cè)信號(hào)計(jì)數(shù)值為Nx，對(duì)標(biāo)準(zhǔn)頻率信號(hào)的計(jì)數(shù)值為Ns，則下式成立：12-1不難得到測(cè)得的

2、頻率為：12-2圖12-3 頻率計(jì)測(cè)控時(shí)序12.1.3 FPGA/CPLD開發(fā)的VHDL設(shè)計(jì) 占空比 = 12-3【例12-1】LIBRARY IEEE; -等精度頻率計(jì)USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY GWDVPB IS PORT (BCLK : IN STD_LOGIC; -CLOCK1 標(biāo)準(zhǔn)頻率時(shí)鐘信號(hào) TCLK : IN STD_LOGIC; - 待測(cè)頻率時(shí)鐘信號(hào) CLR : IN STD_LOGIC; - 清零和初始化信號(hào) CL : IN STD_LOGIC; -預(yù)置門控制 SPUL

3、: IN STD_LOGIC; -測(cè)頻或測(cè)脈寬控制 START : OUT STD_LOGIC; EEND : OUT STD_LOGIC; -由低電平變到高電平時(shí)指示脈寬計(jì)數(shù)結(jié)束 SEL : IN STD_LOGIC_VECTOR(2 DOWNTO 0); -多路選擇控制 DATA : OUT STD_LOGIC_VECTOR(7 DOWNTO 0); -位數(shù)據(jù)讀出 END GWDVPB; 接下頁(yè)ARCHITECTURE behav OF GWDVPB IS SIGNAL BZQ,TSQ : STD_LOGIC_VECTOR(31 DOWNTO 0);-標(biāo)準(zhǔn)計(jì)數(shù)器/測(cè)頻計(jì)數(shù)器 SIGNAL

4、ENA,PUL : STD_LOGIC; - 計(jì)數(shù)使能/脈寬計(jì)數(shù)使能 SIGNAL MA,CLK1,CLK2,CLK3 : STD_LOGIC ; SIGNAL Q1,Q2,Q3,BENA : STD_LOGIC; SIGNAL SS : STD_LOGIC_VECTOR(1 DOWNTO 0); BEGIN START = ENA ; DATA = BZQ(7 DOWNTO 0) WHEN SEL=000 ELSE-標(biāo)準(zhǔn)頻率計(jì)數(shù)低8位輸出 BZQ(15 DOWNTO 8) WHEN SEL = 001 ELSE BZQ(23 DOWNTO 16) WHEN SEL = 010 ELSE BZ

5、Q(31 DOWNTO 24) WHEN SEL = 011 ELSE-標(biāo)準(zhǔn)頻率計(jì)數(shù)最高8位輸出 TSQ( 7 DOWNTO 0) WHEN SEL = 100 ELSE-待測(cè)頻率計(jì)數(shù)值最低8位輸出 TSQ(15 DOWNTO 8) WHEN SEL = 101 ELSE TSQ(23 DOWNTO 16) WHEN SEL = 110 ELSE TSQ(31 DOWNTO 24) WHEN SEL = 111 ELSE-待測(cè)頻率計(jì)數(shù)值最高8位輸出 TSQ(31 DOWNTO 24) ; BZH : PROCESS(BCLK, CLR) -標(biāo)準(zhǔn)頻率測(cè)試計(jì)數(shù)器，標(biāo)準(zhǔn)計(jì)數(shù)器 BEGIN IF CL

6、R = 1 THEN BZQ 0 ) ; ELSIF BCLKEVENT AND BCLK = 1 THEN IF BENA = 1 THEN BZQ = BZQ + 1; END IF; END IF; END PROCESS; TF : PROCESS(TCLK, CLR, ENA) -待測(cè)頻率計(jì)數(shù)器，測(cè)頻計(jì)數(shù)器 接下頁(yè) BEGIN IF CLR = 1 THEN TSQ 0 ); ELSIF TCLKEVENT AND TCLK = 1 THEN IF ENA = 1 THEN TSQ = TSQ + 1; END IF; END IF; END PROCESS; PROCESS(TCL

7、K,CLR)-計(jì)數(shù)控制使能，CL為預(yù)置門控信號(hào)，同時(shí)兼作正負(fù)脈寬測(cè)試控制信號(hào) BEGIN IF CLR = 1 THEN ENA = 0 ; ELSIF TCLKEVENT AND TCLK = 1 THEN ENA = CL ; END IF; END PROCESS; MA = (TCLK AND CL) OR NOT(TCLK OR CL) ; -測(cè)脈寬邏輯 CLK1 = NOT MA; CLK2 = MA AND Q1; CLK3 = NOT CLK2; SS = Q2 & Q3 ; DD1: PROCESS(CLK1,CLR) BEGIN IF CLR = 1 THEN Q1 = 0

8、 ; ELSIF CLK1EVENT AND CLK1 = 1 THEN Q1 = 1 ; END IF; END PROCESS;DD2: PROCESS(CLK2,CLR) BEGIN IF CLR = 1 THEN Q2 = 0 ; ELSIF CLK2EVENT AND CLK2 = 1 THEN Q2 = 1 ; END IF; END PROCESS; 接下頁(yè)DD3: PROCESS(CLK3,CLR) BEGIN IF CLR = 1 THEN Q3 = 0 ; ELSIF CLK3EVENT AND CLK3 = 1 THEN Q3 = 1 ; END IF; END PROC

9、ESS; PUL =1 WHEN SS=10 ELSE -當(dāng)SS=10時(shí)，PUL高電平，允許標(biāo)準(zhǔn)計(jì)數(shù)器計(jì)數(shù)， 0 ; -禁止計(jì)數(shù) EEND =1 WHEN SS=11 ELSE-EEND為低電平時(shí)，表示正在計(jì)數(shù)，由低電平變到高電平 0 ; -時(shí)，表示計(jì)數(shù)結(jié)束，可以從標(biāo)準(zhǔn)計(jì)數(shù)器中讀數(shù)據(jù)了 BENA ADck=1; lock=1; dclk=0; next_ads_state ADck=0; lock=0; dclk=1; 接下頁(yè)next_ads_state ADck=0; lock=0; dclk=1; next_ads_state = sta0; END CASE ;END PROCESS;P

10、ROCESS (CLK,rst) BEGIN IF RST =0 THEN ads_state = sta0; ELSIF ( CLKEVENT AND CLK=1) THEN ads_state = next_ads_state; - 在時(shí)鐘上升沿，轉(zhuǎn)換至下一狀態(tài) END IF;END PROCESS; PROCESS (lock,rst) - 此進(jìn)程中，在lock的上升沿，將轉(zhuǎn)換好的數(shù)據(jù)鎖入 BEGIN IF RST =0 THEN data 0); ELSIF lockEVENT AND lock=1 THEN data = D ; END IF;END PROCESS ; ADoe =

11、 0;end ADCTRL;12.2 高速A/D采樣控制設(shè)計(jì)圖12-8 A/D轉(zhuǎn)換仿真波形【例12-3】 - TLC5510 采樣控制。library IEEE;use IEEE.STD_LOGIC_1164.ALL;entity adctrl is port( rst : in std_logic; - 復(fù)位 clk : in std_logic; - 采樣控制 Clock 輸入； d : in std_logic_vector(7 downto 0);- 8位A/D數(shù)據(jù) ADck : out std_logic; - TLC5510的CLK ADoe : out std_logic; -

12、TLC5510的OE data : out std_logic_vector(7 downto 0);- 8位數(shù)據(jù) dclk : out std_logic);end adctrl;architecture logi of adctrl is signal lock : std_logic;beginlock = clk; ADck = clk; dclk = not lock;PROCESS (lock,rst) - 此進(jìn)程中，在lock的上升沿，將轉(zhuǎn)換好的數(shù)據(jù)鎖入BEGIN if rst = 0 then data 0); ELSIF lockEVENT AND lock=1 THEN d

13、ata = D ; END IF;END PROCESS ; ADoe = log2(CLK_DIV) cw : integer:= 11); PORT( clk : IN STD_LOGIC; resetL : IN STD_LOGIC; bclk : OUT STD_LOGIC);END baud;ARCHITECTURE behv OF baud IS constant CLK_DIV_coef : integer := XTAL_CLK / (BAUD * 16 * 2); SIGNAL clk_div : STD_LOGIC_VECTOR(cw-1 downto 0); signal

14、 bclk_t : std_logic;BEGINprocess(clk,resetL) 接下頁(yè)begin if(resetL = 0) then clk_div 0); bclk_t = 0; elsif(clkevent and clk = 1) then if(clk_div = clk_div_coef) then clk_div 0); bclk_t = not bclk_t; else clk_div = clk_div + 1; end if; end if;end process;bclk = bclk_t;end behv;2. UART接收器圖12-28 UART接收狀態(tài)機(jī)

15、3. UART發(fā)送器圖12-29 UART發(fā)送狀態(tài)機(jī)4. UART設(shè)計(jì)總模塊圖12-30 UART總模塊RTL圖下對(duì)UART總模塊中涉及的外部端口作簡(jiǎn)要說(shuō)明：時(shí)鐘信號(hào)clk（輸入）復(fù)位信號(hào)resetL（輸入）16時(shí)鐘bclk（輸出）UART發(fā)送txd（輸出）發(fā)送緩沖xbuf（輸入）發(fā)送命令xmit_cmd（輸入）發(fā)送完成xmit_done（輸出）UART接收rxd（輸入）接收緩沖rbuf（輸出）實(shí) 驗(yàn) 根據(jù)以上給出的6個(gè)項(xiàng)目的設(shè)計(jì)原理和示例，分別或綜合進(jìn)行針對(duì)某一課程要求的設(shè)計(jì)實(shí)驗(yàn)，如作為畢業(yè)設(shè)計(jì)課題、電子設(shè)計(jì)競(jìng)賽實(shí)驗(yàn)練習(xí)題，或課外科技活動(dòng)的練習(xí)。在這些設(shè)計(jì)項(xiàng)目中除了需要熟悉VHDL、EDA軟件應(yīng)用和FPGA開發(fā)外，還需了解許多其它的電路設(shè)計(jì)知識(shí)、開發(fā)技術(shù)和在EDA實(shí)驗(yàn)系統(tǒng)上的硬件實(shí)現(xiàn)方法，例如：電子設(shè)計(jì)綜合實(shí)驗(yàn)實(shí) 驗(yàn) 對(duì)于“等精度頻率計(jì)設(shè)計(jì)”，還必須熟悉單片機(jī)匯編語(yǔ)言，各種算法程序的編寫方法、了解FPGA和單片機(jī)的接口以及用于待測(cè)信號(hào)輸入的高速整形器件的應(yīng)用。 對(duì)于“高速A/D采樣控制設(shè)計(jì)”，還必須熟悉高速A/D器件TLC5510的使用方法，F(xiàn)PGA與RAM的接口或FPGA中EAB的使用方法等。 對(duì)于“VGA圖象顯示控制器設(shè)計(jì)”，則要詳細(xì)了解VGA顯示器的工作原理和輸入端口的功能。如果希望用FPGA和單片機(jī)