ADS信號完整性與電源完整性的仿真分析與設計

1、信號完整性與電源完整性的仿真分析與設計李荔博士 HYPERLINK mailto:leo_leleo_le安捷倫科技1簡介信號完整性是指信號在通過一定距離的傳輸路徑后在特定接收端口相對指定發(fā)送端口信號的還原程度。在討論信號完整性設計性能時，如指定不同的收發(fā)參考端口，則對信號還原程度會用不同的指標來描述。通常指定的收發(fā)參考端口是發(fā)送芯片輸出處及接收芯片輸入處的波形可測點，此時對信號還原程度主要依靠上升/下降及保持時間等指標來進行描述。而如果指定的參考收發(fā)端口是在信道編碼器輸入端及解碼器輸出端時，對信號還原程度的描述將會依靠誤碼率來描述。電源完整性是指系統(tǒng)供電電源在經(jīng)過一定的傳輸網(wǎng)絡后在指定器件端

2、口相對該器件對工作電源要求的符合程度。同樣，對于同一系統(tǒng)中同一個器件的正常工作條件而言，如果指定的端口不同，其工作電源要求也不同（在隨后的例子中將會直觀地看到這一點）。通常指定的器件參考端口是芯片電源及地連接引腳處的可測點，此時該芯片的產(chǎn)品手冊應給出該端口處的相應指標，常用紋波大小或者電壓最大偏離范圍來表征。圖一是一個典型背板信號傳輸?shù)南到y(tǒng)示意圖。本文中“系統(tǒng)”一詞包含信號傳輸所需的所有相關硬件及軟件，包括芯片、封裝與PCB板的物理結構，電源及電源傳輸網(wǎng)絡，所有相關電路實現(xiàn)以及信號通信所需的協(xié)議等。從設計目的而言，需要硬件提供可制作的支撐及電信號有源/無源互聯(lián)結構；需要軟件提供信號傳遞的傳輸協(xié)

3、議以及數(shù)據(jù)內(nèi)容。1001010H-HLK心片封裝導線封裝PCB導線0101背板芯片V輸入封裝轉(zhuǎn)接器圖1背板信號傳輸?shù)南到y(tǒng)示意圖在本文的以下內(nèi)容中，將會看到由于這些支撐與互聯(lián)結構對電信號的傳輸呈現(xiàn)出一定的頻率選擇性衰減，從而會使設計者產(chǎn)生對信號完整性及電源完整性的擔憂。而不同傳輸協(xié)議及不同數(shù)據(jù)內(nèi)容的表達方式對相同傳輸環(huán)境具備不同適應能力，使得設計者需要進一步根據(jù)實際的傳輸環(huán)境來選擇或優(yōu)化可行的傳輸協(xié)議及數(shù)據(jù)內(nèi)容表達方式。為描述方便起見以下用“完整性設計與分析”來指代“信號完整性與電源完整性設計與分析”。2版圖完整性問題、分析與設計上述背板系統(tǒng)中的硬件支撐及無源互聯(lián)結構基本上都在一種層疊平板結構上

4、實現(xiàn)。這種層疊平板結構可以由三類元素組成：正片結構、負片結構及通孔。正片結構是指該層上的走線大多為不同邏輯連接的信號線或離散的電源線，由于在制版光刻中所有的走線都會以相同圖形的方式出現(xiàn)，所以被稱為正片結構，有時也被稱為信號層；負片結構則是指該層上基本上是相同邏輯連接的一個或少數(shù)幾個連接（通常是電源連接或地連接），通常會以大面積敷銅的方式來實現(xiàn)，此時光刻工藝中用相反圖形來表征更加容易，所以被稱為負片結構，有時也稱為平面層（細分為電源平面層和地平面層）；而通孔用來進行不同層之間的物理連接。目前的制造工藝中，無論是芯片、封裝以及PCB板大多都是在類似結構上實現(xiàn)。LayerMappingSubstra

5、teLayers:FreeS口曰匚已StrippdAluminaViapcvialStrippc2Alumina_OViapcvialpcvia2Strippc3Alumina_1Viapcvia2/ZGND/(a)版圖(b)版圖所對應的層疊結構S211.01.52.02.5Frequency3.0S21注：上圖下電流在的衰減是圖二結構在3GHZ激勵下頂層導線電流密度的分布狀況。從左圖中可以看出高頻導線上的傳輸呈現(xiàn)出邊緣效應。而其傳輸響應在3GHz時有大約0.7dB圖3互聯(lián)結構在高頻激勵時的表現(xiàn)示意圖電流密度分布的顯示對于版圖完整性設計與分析有著重要的意義。因為通過電流密度的顯示可以直觀得觀察

6、到信號的寄生耦合位置以及強度，從而幫助版圖調(diào)試者有針對性地采取耦合或解耦方案。以上結果以矩量法仿真得到。對于信號完整性而言，首要任務是保證信號通路在一定負載情況下呈現(xiàn)良好的匹配狀況；同時避免不期望的寄生耦合改變已設計好的匹配狀況。利用電磁場仿真不但可以準確得計算實際版圖結構中信號通路的匹配狀況，同時也可以計算信號通路周圍結構帶來的寄生耦合（如果周圍是信號線則通常被稱為串擾），其強度可以直接表征為周圍走線或平面上感應所產(chǎn)生的電流密度，從而可以幫助優(yōu)化版圖結構。端口3端口freq,GHz(c)遠端串擾情況，在3GHz處端口5串擾比端口3嚴重3MOOR(bQdfreq,GHz上圖中電流密度分布的位置

7、描述了在特定頻點激勵下發(fā)生串擾耦合的具體部位，而S參數(shù)仿真結果則給出了不同頻率信號激勵下串擾的強度。除改變線距外，周圍其它電磁回路環(huán)境的改變同樣會造成信號傳輸及串擾狀況的不同。一個典型的例子是利用層與層之間的屏蔽可以改善原本放在頂層的走線信號傳輸或串擾性能。對于電源完整性而言，期望增加電源與地之間的容性耦合，因為可以幫助濾除電源中的交流波動。在實際應用中，往往采取加解耦電容的方法。對于電源完整性S21端口1端口2注：仿真一個過孔在電源工作器件擬接上電源的情況源內(nèi)阻很小可以忽設計而言，電流密度改動的動態(tài)顯示可以幫助設計者直觀了解到電源網(wǎng)絡中振蕩現(xiàn)象產(chǎn)生的原因。從而幫助設計者確定加解耦電容的最佳位

8、置。下圖模擬了一種簡單的電源傳遞網(wǎng)絡：電源平面和地平面是規(guī)整的矩形，這有助于定性的驗證電磁場仿真結果。工作器件與供電電源分別連接在矩形的兩個對角上。假設工作器件對于該供電網(wǎng)絡的阻抗為20歐姆。利用電磁場仿真可以觀察電流從端口1流入經(jīng)過該電源傳遞網(wǎng)絡再從端口2流出的損耗狀況仿域，:1并動接）；500MHz附近的諧振王要是沿矩形的長邊力冋，相對應的特征尺寸為長邊的長度；1GHz附近的諧振主要是沿矩形的短邊方向，相對應的特征尺寸則為短邊的長度。10S21S12-10-20-30-40基本沿動態(tài)顯示截圖，結果矩形短邊方向發(fā)生(c)激勵為465.3MHz時電流密度分布的動態(tài)顯示截圖，結果表明該諧振基本沿

9、矩形長邊方向發(fā)生(b)激勵為166.7MHz時電流密度分布的動態(tài)顯示截圖，結果表明該諧振基本沿矩形對角線方向發(fā)生m3freq=976.9MHzdB(demo_pcb_PI_plane_mom_a.S(1.2)=-22.832(a)仿真結果顯示三個主要的諧振區(qū)域m1freq=166.7MHzdB(demo_pcb_PI_plane_mom_a.S(1,2)=-34.113m2freq=465.3MHzdB(demo_pcb_PI_plane_mom_a.S(1,2)=-22.420圖6仿真結果：S參數(shù)及電流密度分布的動態(tài)顯示上述諧振區(qū)域的存在對于電源完整性的危害在于：如果工作器件(以典型的CMO

10、S器件為例)在諧振頻點上工作，會產(chǎn)生同樣頻點的電源電流需求，然而因為諧振的關系，從供電電源端到器件電源輸入端會產(chǎn)生明顯的壓降，從而可能使工作器件上實際的工作電壓達不到預期值，導致性能惡化甚至無法正常工作。解決上述問題的方法在于采用某種手段使得電源網(wǎng)絡的諧振區(qū)遠離器件的工作頻率，常用的方法是加解耦電容。通過電流密度分布的顯示可以了解振蕩原因，從而采取針對的方法。針對上面這個例子，可以加一個過孔來模擬解耦電容的作用，并通過改變過孔的位置來觀察到諧振模式及諧振點的變化，從而找到最佳的解耦電容放置處。以上例子中的諧振現(xiàn)象甚至可以定性直觀地預計到，以上所述不同特征尺寸與不同諧振頻點位置的對應關系可以說明

11、這一點，但這是因為假設的電源平面是規(guī)整形狀。實際的電源傳遞網(wǎng)絡遠比上面的例子要復雜，很難定性預計諧振的模式，但利用上述仿真的手段，仍然可以沿用類似的方法來確定諧振的原因并采取針對性的措施。S214電路完整性設計與分析從TTL、GTL到HSTL、SSTL以及LVDS,目前芯片接口物理標準的演變反映了集成電路工藝的不斷進步，同時也反映了高速信號傳輸要求的不斷提高。了解這些接口標準是完整性設計中必要的一環(huán)。因為從版圖完整性的分析過程不難看出,只有結合互聯(lián)結構兩端的負載特性對版圖的仿真結果才具有實際意義,而負載特性是由其連接的電路特性所決定的。隨著傳輸速率的不斷增加,翻轉(zhuǎn)速率控制電路、驅(qū)動負載控制電路

12、等措施被廣泛使用,這些措施為完整性設計者提供了更多地優(yōu)化空間。在具體的完整性分析中,需要結合這些控制的實際實現(xiàn)方式,因為這些可能變化的控制會影響到電路的負載特性以及波形性能。另外,芯片上解耦電容的實現(xiàn)也是IO電路設計者的任務之一。圖7簡化電路完整性仿真示意圖以上電路仿真圖中包括了芯片、封裝及PCB板信號線互聯(lián)及電源互聯(lián)的等效模型(當然也可以由更精確的模型所替代)。驅(qū)動電路和接收電路采用了IBIS模型(也可以用SPICE模型來替代)。利用該仿真電路我們可以“看到”一個虛擬系統(tǒng)工作時任一點的信號波形或電源波動狀況。對于信號完整性而言，通常關心的是時鐘信號的抖動以及信號波形的上升/下降/保持時間。上

13、述電路進行瞬態(tài)仿真后利用ADS2005A中內(nèi)含的眼圖工具自動統(tǒng)計出各抖動分量的值。_eye_frontpane1_ddspage26:16DataType=NRZ!StartTime=2.54e-00S!StopTime=5e-007DataRate=200000000；Top-BaseDefinition=Auto|Threshold=20-301EyeBoundary=40-601|EyeHeight1.5936460166：EyeHeight(db)2.0239186154EyeWidth4.96674058e-0Eye0peningFdctor0.9809314075EEyeSigna

14、l_to_Noise52.442255724EEyeDutyCycleDist1.2050972e-01EyeDutyCvcleDist(2.4101943147(EyeRiseTime2.7991382e-013EyeFallTime2.6684528e-01EyeJitter(PP1.3303769e-01-、關i畑舊冏5.889865e-011V,erocVV,tuoVV,oigVV,oipV50522152.0521050100,erocV,tuoV,gkpgV,gkppV0510-0.501020304050time,nsec-0.501020304050time,nsec封裝端口的

15、電源波動和地彈噪聲(a)芯片端口的電源波動和地彈噪聲(b)S21圖9同一時間在不同位置“看”到的電源電壓波動狀況S21上圖中的結果反映了實際分析中常碰到的問題：對于系統(tǒng)集成設計的驗證者而言，由于無法測到芯片內(nèi)部的電源端口所以無法“看到”圖九(a)中的波動狀況；而此時，在封裝外引腳處測得的電源與地是相當穩(wěn)定的。但最終決定器件正常工作的電源要求是定義在芯片端口的，如果只依靠封裝端口的測量結果是不能反映出此時的電源完整性狀況。此時需要從芯片廠商處得到封裝模型來“虛擬測量”(即仿真)芯片端口處的電源波動及地彈噪聲。針對上述例子，進一步地分別考慮在芯片內(nèi)部、封裝內(nèi)部以及PCB板加一些解耦電容的效果。下圖

16、將用分別掃描解耦電容值的仿真方法來觀察對電源完整性的影響。仿真的結果如下圖所示：S21電源波動102030time,nsec地彈噪聲(a)掃描封裝及PCB解耦電容時對結果幾乎沒有影響oio-p050505211000-V,erocVV,tuoVV,oigVV,oipVtime,nsec(a)掃描芯片解耦電容時對結果有明顯的影響S21S21圖11掃描解耦電容仿真示意圖比對上圖(a)和(b)的結果，針對上面這個例子，加在PCB板上以及封裝內(nèi)的解耦電容并沒有明顯的作用，此時在芯片電路設計時增大10端口處的電容是最有效地方法。除此之外，從圖一(b)中還可以觀察到信號完整性與電源完整性的關聯(lián)性，改變不同

17、解耦電容值，影響的不僅僅是電源波動及地彈噪聲狀況，信號的波形同時也發(fā)生了變化。對于要求較嚴控制信號通路抖動預算的設計者而言，也需要同時考慮電源完整性可能對抖動的貢獻。5系統(tǒng)完整性設計與分析系統(tǒng)完整性設計與分析的必要性首先可以用一個簡單的例子來說明：參照圖六(a)的簡單電源傳遞網(wǎng)絡仿真結果，并不是在所有的頻點上都呈現(xiàn)出高阻抗。此時電源完整性的問題與激勵信號的頻譜直接相關：假設在進行系統(tǒng)測試時的激勵信號避開三個諧振區(qū)，則不會呈現(xiàn)出高阻抗特性。由此，確定激勵信號的頻譜分布是分析與設計的前提。而激勵信號的頻譜分布根本上是由其數(shù)據(jù)內(nèi)容所決定，這些最終將歸結于協(xié)議的設計。一個更加實際的例子是目前電腦硬件接

18、口由并行總線到串行總線的發(fā)展趨勢，如從PCI-X到PCI-E以及從ATA到SATA等。其中采用的信源及信道編碼技術可以改善信號在特定環(huán)境中的傳輸性能，如時鐘擴頻、預加重技術等。另外，結合信號完整性與電源完整性的定義，通常對參考端口的選取需要滿足可測性原則，這對于工程實現(xiàn)或調(diào)試有著直接的意義。但對于設計鏈中不同位置上的設計者而言，可測性的含義并不相同。對于芯片設計者而言，芯片之間的互聯(lián)結構可以設計特定測試芯片然后利用探針臺進行測試，但對于板級設計者而言，無法對手中的成品芯甚至封裝中的互聯(lián)結構特性進行測試。而當信號完整性的參考端口是定義在信道解碼器輸出處時，誤碼率的測試將是非常重要的。如對于擴頻時

19、鐘的分析而言，只有在相關解調(diào)器的輸出處才能比較信號傳輸?shù)馁|(zhì)量。此時，測量的手段將會用到誤碼儀，而在無法測試的環(huán)境下只能依賴于誤碼率仿真等手段。上述的幾種情況都要求在仿真分析中能夠集成考慮協(xié)議算法、電路結構以及互聯(lián)結構的影響。目前的仿真工具已經(jīng)可以做到這一點（如圖12）rEHo呼Eb-旦互聯(lián)結構模型數(shù)字預加重算法圖12考慮數(shù)字預加重時的信號完整性分析riuLHwr-5titmLtwiiittwiiHranC-Urfl-rri_hrru-:liwrtl在針對已有系統(tǒng)的分析中，由于系統(tǒng)完整性分析所包含的因素非常多，加之協(xié)議建模需要相當?shù)墓ぷ髁?，往往一個比較實用的方法是直接測量協(xié)議碼流（利用邏輯分析儀

20、等儀器），并將之轉(zhuǎn)入到仿真平臺中作為電路的激勵。這種方法對于現(xiàn)場調(diào)試故障系統(tǒng)時有著直接的意義：因為測試方法可以準確再現(xiàn)故障時的系統(tǒng)應用場景。為此，一個可行的解決方案如下圖所示：rjDCA示FIJUSlJ邏輯分析儀重現(xiàn)應用場景有源電路模型測試有問題的主板將版圖導入仿真軟件TDR或VNA無源模型或仿真/測試比對找出問題并改進I需闿.二二13結合測試建模的分析流程1上1、述“1-VARVAR1DFDFDefaultNumericStart=0DefaultNumericStop=100DefaultTimeStart=0usecDefaultTimeStop=50nsecCM_LA_169xx_So

21、urceNumToBusC1一一一N10InstrumentHostname=localhost.,ModuleName=DDRIIBusSignalNames=datagroup1于StartingSampleNumber=DefaultNumericStartEndingSampleNumber=DefaultNumericStopRepeatData=RepeatControlSimulation=YES9Aipa1tstepb=0.625UpSampleFactor=8IntT6BusSplit9B1RepeatR3RepR4衛(wèi)eatRepeatR8Int5V,1T2101IntTI2

22、IntTI3IntToTimedI8TimedSinkTimedSinkT8V,2TV,3T21012101V,4TV,5TV,6T210121012101V,7T2102V1,8T-10020406080100120140160180200220240260280300320340360380400420440460480500520time,nsec圖15利用軟件自帶的儀器連接功能讀入到仿真環(huán)境中再現(xiàn)S21圖16利用讀入的總線數(shù)據(jù)作為電路仿真的激勵來分析信號完整性與電源完整性問題S21(a)210-1210-1S212040608010012014016018020022024026028030032