對(duì)半導(dǎo)體產(chǎn)業(yè)的認(rèn)識(shí)

1、對(duì)半導(dǎo)體及半導(dǎo)體產(chǎn)業(yè)的認(rèn)識(shí)專業(yè)：電子科學(xué)與技術(shù)學(xué)號(hào)：姓名：對(duì)半導(dǎo)體及半導(dǎo)體產(chǎn)業(yè)的認(rèn)識(shí) 對(duì)半導(dǎo)體及半導(dǎo)體產(chǎn)業(yè)的認(rèn)識(shí)自從1947年美國(guó)貝爾實(shí)驗(yàn)室發(fā)明了半導(dǎo)體點(diǎn)接觸式晶體管以來全世界便走進(jìn)了半導(dǎo)體文明的時(shí)代。經(jīng)過將近70年的發(fā)展，人們已經(jīng)將半導(dǎo)體產(chǎn)業(yè)做的非常出色，給我們?nèi)粘Ｉ顜砹司薮蟮母淖兒捅憷v史上的每一次半導(dǎo)體產(chǎn)業(yè)的變革與發(fā)展，都將推進(jìn)人類的進(jìn)步，也將促進(jìn)人類的文明發(fā)展。本文將本人對(duì)半導(dǎo)體及半導(dǎo)體產(chǎn)業(yè)的一些認(rèn)識(shí)和見解做一下淺顯的闡述，總結(jié)一下半導(dǎo)體的發(fā)展歷史。首先，讓我們回顧一下世界上有關(guān)半導(dǎo)體的發(fā)展歷史。1833年，英國(guó)巴拉迪最先發(fā)現(xiàn)硫化銀的電阻隨著溫度的變化情況不同于一般金屬。一般情況

2、下，金屬的電阻隨溫度升高而增加，但巴拉迪發(fā)現(xiàn)硫化銀材料的電阻是隨著溫度的上升而降低。這是半導(dǎo)體現(xiàn)象的首次發(fā)現(xiàn)。1839年法國(guó)的貝克萊爾發(fā)現(xiàn)半導(dǎo)體和電解質(zhì)接觸形成的結(jié)，在光照下會(huì)產(chǎn)生一個(gè)電壓，這就是后來人們熟知的光生伏特效應(yīng)，這是被發(fā)現(xiàn)的半導(dǎo)體的第二個(gè)特征。1874年，德國(guó)的布勞恩觀察到某些硫化物的電導(dǎo)與所加電場(chǎng)的方向有關(guān)，即它的導(dǎo)電有方向性，在它兩端加一個(gè)正向電壓，它是導(dǎo)通的；如果把電壓極性反過來，它就不導(dǎo)電，這就是半導(dǎo)體的整流效應(yīng)，也是半導(dǎo)體所特有的第三種特性。同年，舒斯特又發(fā)現(xiàn)了銅與氧化銅的整流效應(yīng)。1873年，英國(guó)的史密斯發(fā)現(xiàn)硒晶體材料在光照下電導(dǎo)增加的光電導(dǎo)效應(yīng)，這是半導(dǎo)體又一個(gè)特有的

3、性質(zhì)。半導(dǎo)體的這四個(gè)效應(yīng)，雖在1880年以前就先后被發(fā)現(xiàn)了，但半導(dǎo)體這個(gè)名詞大概到1911年才被考尼白格和維斯首次使用。而總結(jié)出半導(dǎo)體的這四個(gè)特性一直到1947年12月才由貝爾實(shí)驗(yàn)室完成。另一方面，就在點(diǎn)接觸電晶體發(fā)明整整一個(gè)月后，肖特基想到使用PN接觸面來制作面接觸半導(dǎo)體，在肖特基的構(gòu)想中，使用半導(dǎo)體兩邊的N型層來取代點(diǎn)接觸半導(dǎo)體的金屬針，然后調(diào)節(jié)中間P型層的電壓，就能調(diào)控電子或空穴的流動(dòng)，只是一種進(jìn)步很多的半導(dǎo)體，也成為雙極型半導(dǎo)體，但是由于當(dāng)時(shí)的技術(shù)限制，無法生產(chǎn)制作出來。1951年，WESTERNELECTRIC公司開始生產(chǎn)商用的鍺接點(diǎn)的半導(dǎo)體。1952年4月，WESTERNELECT

4、RIC、RAYTHEON、RCA、GE等公司開始生產(chǎn)商用的雙極型半導(dǎo)體。1954年5月，第一顆以硅做成的半導(dǎo)體才友美國(guó)的TI公司開發(fā)成功。與此同時(shí)，利用氣體擴(kuò)散來把雜質(zhì)參入半導(dǎo)體的技術(shù)也由貝爾實(shí)驗(yàn)室與GE公司研發(fā)出來。1958年，德州儀器的JackKilby展示全球第一塊集成電路IC，結(jié)束了10只能采用分立晶體管的歷史。NEC成立日本第一個(gè)規(guī)模量產(chǎn)的晶體管。1961年，德州儀器研發(fā)出了第一個(gè)基于集成電路的計(jì)算機(jī)。摩托羅拉首次采用貝爾實(shí)驗(yàn)室的epitaxial技術(shù)，將半導(dǎo)體制造推向規(guī)模量產(chǎn)。1963年，多家公司開始量產(chǎn)IC。F.M.Wanlass和C.T.Sah首次提出了CMOS技術(shù)。1965年

5、，GordonMoore提出了著名的摩爾定律。BobWidlar發(fā)明了運(yùn)算放大器。中國(guó)第一塊半導(dǎo)體集成電路研制成功。在20世紀(jì)70年代，集成電路的制造技術(shù)漸漸成熟，擁有100個(gè)、1000個(gè)甚至10000個(gè)晶體管的集成電路便循序發(fā)展成功，而有小型(SSI)、中型(MSI)、大型(LSI)之另I。決定半導(dǎo)體工業(yè)發(fā)展方向的，有兩個(gè)最重要的因素，那就是半導(dǎo)體存儲(chǔ)器(Semi-ConductorMemory)與微處理器(MicroProcessor)。在微處理器方面，1968年，執(zhí)半導(dǎo)體工業(yè)牛耳的仙童半導(dǎo)體公司發(fā)生經(jīng)營(yíng)危機(jī)，諾宜斯和莫爾成立了英特爾(Intel)公司，不久，葛洛夫(AndrewGrove

6、)也加入了。1969年，一個(gè)日本計(jì)算機(jī)公司比吉康(Busicom)和英特爾接觸，希望英特爾生產(chǎn)一系列計(jì)算機(jī)芯片，但當(dāng)時(shí)任職于英特爾的霍夫(MacianE.Hoff)卻設(shè)計(jì)出一個(gè)單一可編程的芯片。1971年11月15日，世界上第一個(gè)微處理器4004誕生了，它包括一個(gè)四位的平行加法器、十六個(gè)四位的暫存器、一個(gè)儲(chǔ)存器與一個(gè)下拉堆棧，共計(jì)約二千三百個(gè)半導(dǎo)體器件；4004與其他只讀存儲(chǔ)器、移位暫存器與隨機(jī)存儲(chǔ)器，結(jié)合成MCS-4微電腦系統(tǒng)；從此之后，各種集成度更高、功能更強(qiáng)的微處理器開始快速發(fā)展，對(duì)電子業(yè)產(chǎn)生巨大影響。毫無疑問，存儲(chǔ)器芯片與微處理器同等的重要，1965年，快捷公司的施密特(J.D.Sch

7、midt)使用技術(shù)氧化物半導(dǎo)體技術(shù)做成實(shí)驗(yàn)性的隨機(jī)存儲(chǔ)器。1969年，英特爾公司推出第一個(gè)商業(yè)性產(chǎn)品，這是一個(gè)使用晶閘管、p型通道的256位隨機(jī)存儲(chǔ)器。存儲(chǔ)器發(fā)展過程中最重要的一步，就是1969年,IBM的迪納(R.H.Dennard)發(fā)明了只需一個(gè)電晶體和一個(gè)電容器，就可以儲(chǔ)存一位的記憶單元。通過近70年的發(fā)展，世界的半導(dǎo)體行業(yè)逐步進(jìn)入黃金時(shí)代，生產(chǎn)出的分立元件和大規(guī)模的集成電路都給我們生活帶來了非常便利的條件，使我們的生活不斷優(yōu)質(zhì)，不斷豐富。那么，下面我們就來看一下芯片設(shè)計(jì)及系統(tǒng)應(yīng)用的劃分。首先，根據(jù)預(yù)想中的芯片的功能可以分為數(shù)字芯片和模擬芯片，就會(huì)有數(shù)字芯片(ASIC/FPGA/CPLD

8、)設(shè)計(jì)和模擬芯片(Analog/RF)設(shè)計(jì)。其次，通過計(jì)算機(jī)的輔助設(shè)計(jì)后，需要進(jìn)行電路的功能仿真驗(yàn)證，以確定電路的功能是否正常，是否達(dá)成設(shè)計(jì)要求，是否符合設(shè)計(jì)標(biāo)準(zhǔn)等。如果電路功能正確，就可以進(jìn)行版圖設(shè)計(jì)(LayoutDesign)了。最后就可以進(jìn)行生產(chǎn)集成電路，將電路封裝成可以焊接的方式進(jìn)行銷售。那么在此之間，所有的設(shè)計(jì)過程及工具，都可以使用EDA技術(shù)和工具，描述和編程的語言也可以分為很多種，例如VHDL，Verilog，SystemC等等。在設(shè)計(jì)的過程中，有些設(shè)計(jì)是工具自動(dòng)完成的，但是有些就是需要工程師扎實(shí)的功底和豐富的經(jīng)驗(yàn)，才能將一個(gè)芯片完整的以最優(yōu)的方式設(shè)計(jì)出來。否則，設(shè)計(jì)出的電路雖然功

9、能正常，但是很可能在長(zhǎng)時(shí)間工作后，出現(xiàn)各種不穩(wěn)定的因素，或者由于散熱等一些因素，造成芯片直接燒毀的后果。所以在測(cè)試階段是很重要的。芯片又可以分為分立器件(DiscreteDevice)、電源管理(PowerManagement)、射頻/無線技術(shù)(RF/Wireless)、音頻視頻(Audio/Video)、處理器(Processors)、可編程邏輯(ProgrammableLogic)、存儲(chǔ)器(Memory)、片上系統(tǒng)(SOC)、信號(hào)與網(wǎng)絡(luò)技術(shù)(Signal/Network)、整機(jī)方案(SystemSolution)，以及其他應(yīng)用(OtherApplication)。分立元件有很多不錯(cuò)的公司在

10、生產(chǎn)，例如國(guó)外的Fairchild、Vishay(IR被Vishay合并)、ST、Infineon、Toshiba、IXYS、Alpha&OmegaSemiconductor、NEC、NXP，韓系品牌的APEC，AUK，KEC等等。國(guó)內(nèi)地區(qū)上海先進(jìn)，貝嶺、華潤(rùn)上華、深圳比亞迪、方正微電子、士蘭微、天津中環(huán)等。臺(tái)灣的分離器件廠商主要有TSC、Panjit、DiodeInc。下面對(duì)IC設(shè)計(jì)的流程進(jìn)行闡述。1.IC設(shè)計(jì)流程圖9.Testeniiiomnenrsetup在IC設(shè)計(jì)領(lǐng)域里有很多不同的區(qū)域。IC設(shè)計(jì)者也被分為很多不同的種類。一個(gè)A領(lǐng)域比較優(yōu)秀的IC設(shè)計(jì)師學(xué)習(xí)B領(lǐng)域的知識(shí)會(huì)花費(fèi)很長(zhǎng)的時(shí)間。不

11、論我們?cè)O(shè)計(jì)那種產(chǎn)品，IC設(shè)計(jì)的基本規(guī)則和基本流程都是相似的。HDL、FPGA、和其他的EDA軟件對(duì)我們來說只是用來幫助我們?cè)O(shè)計(jì)的工具，IC的核心精神還是IC設(shè)計(jì)知識(shí)。所以，我們首先要挑戰(zhàn)的就是得到設(shè)計(jì)所要要到的信息，然后理解這些信息，實(shí)現(xiàn)這些功能。3.IP的準(zhǔn)備HDL和FPGA的計(jì)算機(jī)仿真只能應(yīng)對(duì)ASIC當(dāng)中的數(shù)字電路部分。如果IC當(dāng)中有部分模擬電路，它就取決于IC設(shè)計(jì)者的設(shè)計(jì)了，或者說可以從其他公司花錢購買了。甚至為了提高設(shè)計(jì)效率，有些純數(shù)字電路也可以從其他公司購買。這些我們沒有設(shè)計(jì)的部分就被稱為IP。IP可以是HDL代碼，網(wǎng)表，硬宏等等。最好是所有的IP都提供了仿真代碼。然后我們就可以在計(jì)

12、算機(jī)上做整個(gè)芯片的仿真，而不是芯片的部分仿真。架構(gòu)設(shè)計(jì)在IC設(shè)計(jì)之前，設(shè)計(jì)者必須理解芯片的所有功能、標(biāo)準(zhǔn)和算法?？赡軙?huì)有很多方法去實(shí)現(xiàn)這些功能和算法。挑選一個(gè)使芯片運(yùn)行速度達(dá)到最快、芯片尺寸最小的架構(gòu)通常是十分重要的。但是通常情況下，芯片的速度和封裝尺寸是相互對(duì)立的。所以，在HDL編碼之前設(shè)計(jì)一個(gè)最優(yōu)的架構(gòu)是一個(gè)最重要的討論話題。設(shè)計(jì)：HDL源代碼一個(gè)優(yōu)秀的設(shè)計(jì)者都是通過不斷學(xué)習(xí)和實(shí)踐來獲得經(jīng)驗(yàn)的。我們?cè)O(shè)計(jì)電路時(shí)需要非常細(xì)心而且還要有耐心。NRE通常會(huì)耗費(fèi)很多資金和幾周的時(shí)間。在編寫HDL代碼時(shí)，有很多潛規(guī)則，這些潛規(guī)則通?？梢詭椭覀兏玫耐瓿纱a的編寫，也可以增加程序的可讀性。HDL測(cè)試平

13、臺(tái)代碼測(cè)試平臺(tái)代碼也是用HDL代碼編寫的,它可以為設(shè)備連接到ASIC提供仿真模型。在編寫測(cè)試平臺(tái)代碼的時(shí)候所耗費(fèi)的精力不亞于編寫ASIC設(shè)計(jì)代碼。對(duì)于ASIC周邊的一些設(shè)備來說，可能測(cè)試平臺(tái)代碼編寫時(shí)間要長(zhǎng)于ASIC的編寫時(shí)間。RTL仿真/調(diào)試RTL通常也被稱為行為級(jí)仿真或者功能仿真。它只基于寄存器傳輸級(jí)的功能，通常沒有考慮時(shí)序的問題。所有的設(shè)計(jì)都要先通過RTL級(jí)的仿真，然后源代碼才能被綜合到網(wǎng)表或者前仿真。如果沒有通過，那么FPGA的調(diào)試將會(huì)非常復(fù)雜。一些功能在測(cè)試時(shí)會(huì)很困難。為了達(dá)到目的，我們通常都會(huì)增加一些電路來簡(jiǎn)化測(cè)試。FPGA的網(wǎng)表生成在RTL級(jí)仿真后，我們的設(shè)計(jì)代碼就會(huì)被綜合到FP

14、GA的網(wǎng)表中。綜合的工具通?？梢允褂肧ynopsisFPGAExpressofPCversion。綜合的網(wǎng)表通常是EDIF文件，不是Verilog文件。下一步就是用網(wǎng)表文件和其他兩個(gè)文件生成FPGA下載文件。這步將會(huì)根據(jù)網(wǎng)表進(jìn)行FPGA的布局布線。所以通常被稱為APR。工具就是ALTERA的Quartus。CSF文件和管腳鎖定文件以及上面提到的兩個(gè)文件，將會(huì)生成FPGA的下載文件-P0F文件。測(cè)試環(huán)境的安裝。除了時(shí)序和IP核，F(xiàn)PGA非常接近真實(shí)的器件。用真實(shí)的環(huán)境來驗(yàn)證FPGA可以發(fā)現(xiàn)芯片的很多潛在的問題。FPGA驗(yàn)證/調(diào)試這步將會(huì)消耗整個(gè)設(shè)計(jì)流程的最長(zhǎng)時(shí)間。盡管所有的問題都可以在這個(gè)環(huán)節(jié)中

15、被找到，但是對(duì)于沒有經(jīng)驗(yàn)的工程師來說，他們通常知道有問題，但是卻不知道哪有問題。錯(cuò)誤通?？梢苑譃檫壿嬪e(cuò)誤和時(shí)序/電氣錯(cuò)誤。通常這個(gè)調(diào)試環(huán)節(jié)不是很簡(jiǎn)單，因?yàn)橛泻芏噱e(cuò)誤將會(huì)相互影響。所以在這種條件下，將很難分立錯(cuò)誤。這個(gè)環(huán)節(jié)十分依賴于設(shè)計(jì)工程師的實(shí)際操作經(jīng)驗(yàn)的。有經(jīng)驗(yàn)的工程師將會(huì)通過以前的工程經(jīng)驗(yàn)很快的找到錯(cuò)誤。這里最常用的設(shè)備就是邏輯分析儀。時(shí)序的錯(cuò)誤通常是不可重復(fù)的，工作時(shí)好時(shí)壞，或者根本不能工作。如果這種情況發(fā)生了，通常都會(huì)找這種類型的錯(cuò)誤。除了邏輯分析儀，常用的設(shè)備還有示波器。網(wǎng)表綜合在FPGA驗(yàn)證之后，設(shè)計(jì)的源代碼就被證實(shí)為正確的代碼。下一個(gè)步驟就是為芯片版圖綜合出網(wǎng)表。最常用的工具就是

16、SynopsisDesignCompiler。綜合的網(wǎng)表一般不包含IP核部分。這些IP只有一些只有端口聲明的空白模塊。所以，版圖工程師可以在這些空白的區(qū)域加入IP核。Cell庫的選擇應(yīng)該在工程的一開始就確定了，因?yàn)橐恍┯埠晔仟?dú)立的。如果IP是0.35um制程的，我們就需要選擇0.35um的Cell庫。UMC和TSMC的Cell庫很常用。我們可以在窗口模式下進(jìn)行綜合，但是為了找到錯(cuò)誤，用描述文件綜合的方法似乎更加優(yōu)越。通常有由上至下和由下至上兩種綜合方式。前仿真SDF的生成現(xiàn)在我們可以再進(jìn)行一次仿真。這一次的仿真目標(biāo)不是HDL源代碼了，而是Verilog語言的網(wǎng)表文件。網(wǎng)表就是記錄了Cell和寄

17、存器如何連接的文件。在這個(gè)環(huán)節(jié)，就要加入時(shí)序的約束了，不只是功能級(jí)的仿真了。所以就會(huì)十分接近真實(shí)器件的效果。時(shí)序是有Cell庫自動(dòng)產(chǎn)生的，每一個(gè)Cell在不同的環(huán)境下都有不同的時(shí)序。線路的延時(shí)沒有考慮，因?yàn)橹挥羞B接的信息而沒有線路的長(zhǎng)度和寬度。由于這個(gè)仿真是在畫芯片版圖之前完成的，所以稱它為前仿真。前仿真這個(gè)環(huán)節(jié)的仿真工具通常和RTL級(jí)別仿真用的工具一樣，CadenceVerilof-XL和ModelSim都可以完成這項(xiàng)工作。不同于RTL仿真的是，時(shí)間延時(shí)將會(huì)十分清楚的顯示出來。版圖向?qū)Ъ?xì)心檢查前仿真的結(jié)果后，在沒有錯(cuò)誤的條件下，這個(gè)網(wǎng)表就可以用來制造版圖了。通常情況下，IC設(shè)計(jì)者不會(huì)自己來完

18、成版圖的設(shè)計(jì)，取而代之的是由版圖工程師來完成的。芯片的版圖這步中，大多數(shù)的設(shè)計(jì)都是采用自動(dòng)布局布線的，俗稱APR。它可以選擇一個(gè)合適的尺寸來放置整個(gè)芯片，手動(dòng)在適當(dāng)?shù)奈恢梅胖煤副P，手動(dòng)在合適的地方放置IP核，鋪電源和地線，建立時(shí)鐘樹和復(fù)位樹，并且將網(wǎng)表中所有的Cell和寄存器放置在空白的地方。16.17.SPF和SDF的生成在芯片的版圖畫完后，一個(gè)新的網(wǎng)表文件將會(huì)根據(jù)實(shí)際的芯片布線而生成。這個(gè)網(wǎng)表與前仿真的網(wǎng)表的區(qū)別就在于這個(gè)網(wǎng)表中含有時(shí)鐘樹和復(fù)位樹的信息。由于網(wǎng)表改變了，那么我們需要再一次的仿真，被稱為Post-Layout仿真。這次仿真中，不僅Cell和寄存器的延時(shí)被加入，而且連線的延時(shí)也

19、被添加到仿真當(dāng)中。Post仿真在大多數(shù)情況下，ost的仿真結(jié)果就十分接近于真實(shí)的電路了，特別是我們遵守同步的設(shè)計(jì)規(guī)則的時(shí)候。如果這步出現(xiàn)了錯(cuò)誤，將會(huì)是非常頭疼的問題，因?yàn)檫@需要回到代碼編輯的步驟，重新按照流程再進(jìn)行一遍。時(shí)序的錯(cuò)誤在這步中也會(huì)發(fā)生，如果一個(gè)錯(cuò)誤不會(huì)影響到這個(gè)芯片的整體功能，那么這個(gè)錯(cuò)誤可以被忽略掉。LVS檢查L(zhǎng)VS就是LayoutVersusSchematics的縮寫。ARP方式的版圖將會(huì)把所有連接Cell、寄存器和宏模塊連接到一起。制作版圖的軟件并不會(huì)區(qū)別它們是何種Cell，所以工具只會(huì)檢查線連接的是否正確，至于Cell，工具會(huì)忽略掉它們。然而，在post仿真后，我們需要?jiǎng)?chuàng)建一