組合邏輯電路的分析和設(shè)計課件

1、第4章 組合邏輯電路4.1 組合邏輯電路的分析和設(shè)計 4.2 編碼器和譯碼器4.3 數(shù)據(jù)選擇器與數(shù)據(jù)分配器 4.4 加法器和數(shù)值比較器4.5 組合邏輯電路中的競爭冒險現(xiàn)象 4.1 組合邏輯電路的分析和設(shè)計 4.1.1 組合邏輯電路的分析方法所謂組合邏輯電路的分析，就是對給定的組合邏輯電路，找出其輸出與輸入之間的邏輯關(guān)系，或者描述其邏輯功能、評價其電路。描述邏輯功能的方法，則可以寫出輸出輸入的邏輯表達式，或者列出真值表或者用潔明了的語言說明等。其分析步驟如下：（1） 根據(jù)邏輯電路圖，寫出輸出變量對應(yīng)于輸入變量的邏輯函數(shù)表達式。具體方法是：由輸入端級向后遞推，寫出每個門輸出對應(yīng)于輸入的邏輯關(guān)系，最

2、后得出輸出信號對應(yīng)于輸入的邏輯關(guān)系式。（2）根據(jù)輸出函數(shù)表達式列出真值表。（3）根據(jù)真值表或輸出函數(shù)表達式，確定邏輯功能，評價電路。下一頁返回4.1 組合邏輯電路的分析和設(shè)計上述分析步驟可用圖4-2流程表示。根據(jù)以上的分析步驟，下面結(jié)合例子說明組合邏輯電路的分析方法。 例4-1 試分析圖4-3所示電路的邏輯功能解：如圖4-3所示的為單輸出組合邏輯電路，由三個異或非門構(gòu)成。分析步驟：1）寫出輸出L邏輯表達式 由G1門可知 由G2門可知 輸出L的邏輯函數(shù)表達式： 上一頁下一頁返回4.1 組合邏輯電路的分析和設(shè)計2）列出真值表將A1 、A2 、A3 、A4如各組取值代入函數(shù)式，可得相應(yīng)和中間輸出，然

3、后由L1、L2推得最終L輸出，列出如表4-1所示真值表。 3）說明電路的邏輯功能仔細分析電路真值表，可發(fā)現(xiàn)A1、A2、A3、 A4四個輸入中有偶數(shù)1（包括全0）時，電路輸出L為1，而有奇數(shù)個1時，L為0。因此，這是一個四輸入的偶校驗器。如果將圖中異或非門改為異或門，我們可用同樣的方法分析出該電路是一個奇校驗器。上一頁下一頁返回4.1 組合邏輯電路的分析和設(shè)計4.1.2 組合邏輯電路的設(shè)計方法組合邏輯電路設(shè)計是組合邏輯電路分析的逆過程，其目的是根據(jù)給出的實際邏輯問題，經(jīng)過邏輯抽象，找出用最少的邏輯門實現(xiàn)給定邏輯功能的方案，并畫出邏輯電路圖。其設(shè)計步驟如下：（1）根據(jù)給定的邏輯問題，作出輸入、輸出

4、變量規(guī)定，建立真值表。邏輯要求的文字描述一般很難做到全面而確切，往往需要對題意反復(fù)分析，進行邏輯抽象，這是一個很重要的過程，是建立邏輯問題真值表的基礎(chǔ)。根據(jù)設(shè)計問題的因果關(guān)系，確定輸入變量和輸出變量，同時規(guī)定變量狀態(tài)的邏輯賦值，真值表是描述邏輯部件的一種重要工具。任何邏輯問題，只要能列出它正確與否將決定整個設(shè)計的成敗。（2）根據(jù)真值表寫出邏輯表達式。上一頁下一頁返回4.1 組合邏輯電路的分析和設(shè)計（3）將邏輯函數(shù)化簡或變換成適當形式?？梢杂么鷶?shù)法或卡諾圖法將所得的函數(shù)化為最簡與或表達式，對于一個邏輯電路，在設(shè)計時盡可能使用最少數(shù)量的邏輯門，邏輯門變量數(shù)也應(yīng)盡可能少（即在邏輯表達式中乘積項最少，

5、乘積項中的變量個數(shù)最少），還應(yīng)根據(jù)題意變換成適當形式的表達式。（4）根據(jù)邏輯表達式畫出邏輯電路圖。上述設(shè)計步驟可用圖4-7流程表示。1.單輸出組合邏輯電路設(shè)計舉例例4-4 用與非門設(shè)計一個舉重裁判表決電路。設(shè)舉重比賽有3個裁判，一個主裁判和兩個副裁判。杠鈴?fù)耆e上的裁決由每一個裁判按一下自己面前的按鈕來確定。只有當兩個或兩個以上裁判判明成功，并且其中有一個為主裁判時，表明成功的燈才亮。上一頁下一頁返回4.1 組合邏輯電路的分析和設(shè)計解：設(shè)主裁判為變量A，副裁判分別為B和C；表示成功與否的燈為Y。1）根據(jù)邏輯要求列出真值表4-42）根據(jù)真值表，寫出輸出邏輯表達式。3) 化簡邏輯表達式并轉(zhuǎn)換成適當

6、形式。畫出函數(shù)卡諾圖如圖4-8，化簡得到最簡與或表達式，并將原最簡與或表達式兩次求反，利用反演律進行變換為與非與非表達式，即根據(jù)表達式，畫出邏輯電路圖如圖4-9所示。上一頁下一頁返回4.1 組合邏輯電路的分析和設(shè)計2多輸出組合邏輯電路設(shè)計舉例例4-7 用門電路設(shè)計一個將8421 BCD碼轉(zhuǎn)換為余3碼的變換電路。 解： 1） 分析題意， 列真值表。 該電路輸入為8421 BCD碼，輸出為余3碼，因此它是一個四輸入、四輸出的碼制變換電路，其框圖如圖4-15 (a)所示。根據(jù)兩種BCD碼的編碼關(guān)系，列出真值表，如表4-7所示。由于8421 BCD碼不會出現(xiàn)10101111這六種狀態(tài)， 因此把它視為無

7、關(guān)項。 上一頁下一頁返回4.1 組合邏輯電路的分析和設(shè)計2）選擇器件，寫出輸出函數(shù)表達式。 題目沒有具體指定用哪一種門電路，因此可以從門電路的數(shù)量、種類、速度等方面綜合折衷考慮，選擇最佳方案。該電路的化簡過程如圖4-15 (b)所示，首先得出最簡與或式，然后進行函數(shù)式變換。變換時一方面應(yīng)盡量利用公共項以減少門的數(shù)量，另一方面減少門的級數(shù)，以減少傳輸延遲時間，因而得到輸出函數(shù)式為 ：3） 畫邏輯電路。 該電路采用了三種門電路，速度較快，邏輯圖如圖4-16所示。上一頁返回4.2 編碼器和譯碼器4.2.1 編碼器1. 編碼器的概念在數(shù)字設(shè)備中，數(shù)據(jù)和信息是用“0”和“1”組成的二進制代碼來表示的，將

8、若干個“0”和“1”按一定的規(guī)律編排在一起，編成不同的代碼，并且賦予每個代碼以固定的含意，這就叫編碼。例如，可用3位二進制數(shù)組成的編碼表示十進制數(shù)的07，十進制數(shù)0編成二進制“000”，十進制數(shù)1編成二進制數(shù)碼“001”，十進制數(shù)2編成二進制數(shù)“010”等等。用來完成編碼工作的電路通稱為編碼器?？梢?，編碼器是將有特定意義的輸入數(shù)字信號或文字符號信號，編成相應(yīng)的若干位二進制代碼形式輸出的組合邏輯電路。如BCD碼編碼器是將09十個數(shù)字轉(zhuǎn)化為四位BCD碼輸出的組合電路。下一頁返回4.2 編碼器和譯碼器2. 二-十進制編碼器1) 二進制編碼器將一般信號編為二進制代碼的電路稱為二進制編碼器。一位二進制代

9、碼可以表示兩個信號，兩位二進制代碼有00、01、10、11四種組合，可以代表四個信號。依次類推，n位二進制代碼可表示2n個信號。例4-9 設(shè)計一個編碼器，將I0I7的8個信號編成二進制代碼。解：(1）分析題意，列出輸入輸出關(guān)系。3位二進制代碼的組合關(guān)系是23=8，因此Y0Y7的8個信號可用3位二進制代碼表示，設(shè)F2、F1、F0為3位二進制代碼，可列出設(shè)計框圖，如圖4-19所示。上一頁下一頁返回4.2 編碼器和譯碼器(2) 列真值表。對輸入信號進行編碼，任一輸入信號分別對應(yīng)一個編碼。由于題中未規(guī)定編碼，所以本題有多種解答方案。但是一旦選擇了某一編碼方案，就可列出編碼表，如表4-9所示。在制定編碼

10、的時候，應(yīng)該使編碼順序有一定的規(guī)律可循，這樣不僅便于記憶，同時也有利于編碼器的連接。(3)寫出邏輯表達式。由編碼表4-9直接寫出輸出量A、B、C和函數(shù)表達式，并化成與非式上一頁下一頁返回4.2 編碼器和譯碼器因為任何時刻I0I7當中僅有一個取值為1，利用這個約束條件將上式化簡，得到 (4） 畫出邏輯電路圖，如圖4-20所示。上一頁下一頁返回4.2 編碼器和譯碼器2）二-十進制編碼器二-十進制編碼器執(zhí)行的邏輯功能是將十進制數(shù)的09十個數(shù)編為二-十進制代碼。二-十進制代碼（簡稱BCD）是用4位二進制代碼來表示一位十進制數(shù)。4位二進制代碼有16種不同的組合，可以從中取10種來表示09十個數(shù)字。二-十

11、進制編碼方案很多，例如常用的8421BCD碼、2421BCD碼、余3碼等。對于每一種編碼都可設(shè)計出相應(yīng)的編碼器。下面以常用的8421BCD碼為例來說明二-十進制編碼器的設(shè)計過程。例4-10 設(shè)計一個8421BCD碼編碼器。解：(1) 分析題意，確定輸入輸出變量。設(shè)輸入信號為09，輸出信號為A、B、C、D，列出設(shè)計框圖，如圖4-21所示。上一頁下一頁返回4.2 編碼器和譯碼器2）列出真值表，采用8421BCD碼編碼，可得到真值表如表4-10所示。3）寫出輸出變量邏輯表達式，并轉(zhuǎn)化成為與非式如下： 4)畫出邏輯電路圖，如圖4-22所示。上一頁下一頁返回4.2 編碼器和譯碼器2.優(yōu)先編碼器上述討論的

12、編碼器，是在任一時刻只允許一個信號輸入有效，否則輸出編碼混亂。但是，在數(shù)字系統(tǒng)中，往往有幾個輸入信號同時出現(xiàn)，這就要求編碼器能識別輸入信號的優(yōu)先級別，對其中高優(yōu)先級的信號進行編碼，完成這一功能的編碼器稱為優(yōu)先編碼器。也就是說，在同時存在兩個或兩個以上輸入信號時，優(yōu)先編碼器只按優(yōu)先級高的輸入信號編碼，優(yōu)先級低的信號則不起作用。74147是一個十線四線8421BCD碼優(yōu)先編碼器，其功能真值表如表4-11所示。圖4-23是 74147引腳符號，該芯片是一個16腳集成塊,除電源VCC(16)和GND(8)外,15腳是空腳(NC),其余芯片的輸入、輸出腳均表示在符號圖上。74147芯片中 為輸入信號，D

13、、C、B、A是8421BCD碼輸出信號，輸入、輸出信號均以反碼表示。上一頁下一頁返回4.2 編碼器和譯碼器74LS148是一個八線三線優(yōu)先編碼器，其功能真值表如表4-12所示，邏輯符號如圖4-24所示 。 圖4-24中，小圓圈表示低電平有效，各引出端功能如下：70為狀態(tài)信號輸入端，低電平有效，7的優(yōu)先級別最高，0的級別最低； C、B、A 為代碼(反碼)輸出端，C為最高位； E1為使能(允許)輸入端，低電平有效；當E1=0時，電路允許編碼；當E1=1時，電路禁止編碼，輸出C、B、A均為高電平；E0和CS為使能輸出端和優(yōu)先標志輸出端，主要用于級聯(lián)和擴展。從功能表可以看出，當E1=1時，表示電路禁止

14、編碼，即無論70中有無有效信號，輸出C、B、A均為1，并且CS=E0=1。當E1=0時，表示電路允許編碼，如果70中有低電平(有效信號)輸入，則輸出C、B、A是申請編碼中級別最高的編碼輸出(注意是反碼)，并且CS=0，E0=1；如果70中無有效信號輸入，則輸出C、B、A均為高電平，并且CS=1, E0=0。上一頁下一頁返回4.2 編碼器和譯碼器4.2.2 譯碼器譯碼器是將每一組輸入代碼譯為一個特定輸出信號，以表示代碼愿意的組合邏輯電路。譯碼器種類很多，但可歸納為二進制譯碼器、二-十進制譯碼器、顯示譯碼器。1二進制譯碼器二進制譯碼器的輸入為二進制碼，若輸入有n位，數(shù)碼組合有2n種，可譯出2n個不

15、同輸出信號。現(xiàn)以74138三線-八線譯碼器為例來說明二進制譯碼器的邏輯電路構(gòu)成、特點及應(yīng)用。上一頁下一頁返回4.2 編碼器和譯碼器1）邏輯電路（1）邏輯電路組成：74138的內(nèi)部邏輯電路如圖4-25所示，圖4-26（a）是74138引腳圖，圖4-26（b）邏輯功能圖。從電路內(nèi)部結(jié)構(gòu)看該電路由非門、與非門組成。其中： A0 、A1 、A2為輸入信號， 為輸出信號且譯出的信號均是反碼， 為使能控制端。（2）邏輯電路的工作原理： 輸入緩沖級：輸入緩沖級由6個非門組成，用來形成A0 、A1 、 A2的互補信號，譯碼電路所需的原、反變量信號均由六個門提供，其目的為減輕輸入信號源的負載。上一頁下一頁返回4

16、.2 編碼器和譯碼器（2）邏輯電路的工作原理： 輸入緩沖級：輸入緩沖級由6個非門組成，用來形成A0 、A1 、 A2的互補信號，譯碼電路所需的原、反變量信號均由六個門提供，其目的為減輕輸入信號源的負載。 使能控制端：使能控制端由一個與門組成，由邏輯電路可知 =0時， 均為1，即封鎖了譯碼器的輸出，譯碼器處于“禁止”工作狀態(tài)；EN=1時，譯碼器被選通，電路處于“工作” 狀態(tài)，輸出信號 的狀態(tài)由輸入變量A0 、A1 、 A2決定。上一頁下一頁返回4.2 編碼器和譯碼器 輸出邏輯表達式：當EN=1時，譯碼器的輸出邏輯表達式為： 真值表：根據(jù)輸出邏輯表達式列出表4-13真值表上一頁下一頁返回4.2 編

17、碼器和譯碼器2）74138的應(yīng)用（1）用譯碼器實現(xiàn)組合邏輯函數(shù)由譯碼器的工作原理可知，譯碼器可產(chǎn)生輸入地址變量的全部最小項的非。例如一個3-8譯碼器，若輸入為A、B、C，則可產(chǎn)生8個輸出信號：而任何一個組合邏輯函數(shù)都可以用最小項之和來表示，所以可以用譯碼器來產(chǎn)生邏輯函數(shù)的全部最小項，再用或門將所有最小項相加，即可實現(xiàn)組合邏輯函數(shù)。上一頁下一頁返回4.2 編碼器和譯碼器2）利用“使能端”擴大譯碼器應(yīng)用范圍例4-12 用兩片74LS138構(gòu)成四線-十六線譯碼器，并畫出電路。解：將“使能端”作為變量輸入端，進行適當?shù)慕M合，得到圖4-28是由兩片74138譯碼器擴展成的四線-十六線譯碼器的連線圖。當E

18、=1時，片和片均處于禁止態(tài)， 均輸出1。當E=0時，若A3=0，則片的 ，片的G1=0，因此片處于工作態(tài)，片處于禁止工作態(tài)。由A2 A1 A0決定 的狀態(tài)；若A3=1，則片的 ，片的G1=1，因此，片不工作，片工作，由A0 、A1 、 A2決定 的輸出狀態(tài)上一頁下一頁返回4.2 編碼器和譯碼器2. 二-十進制譯碼器8421BCD碼是最常用的二-十進制碼，它用二進制碼00001001來代表十進制數(shù)09。因此，這種譯碼器應(yīng)有個輸入端，個輸出端。若譯碼器結(jié)果為低電平有效，則輸入一組二進制碼，對應(yīng)的一個輸出端為，其余為，這樣就表示翻譯了二進制碼所對應(yīng)的十進數(shù)。如果要設(shè)計一個將8421碼轉(zhuǎn)換為十進制數(shù)碼

19、 的譯碼器，可按組合邏輯電路一般的設(shè)計步驟進行： （1）列出十進制數(shù)碼輸出對應(yīng)于8421BCD碼輸入的真值表，如表4-14所示。約束項表中未列出。 上一頁下一頁返回4.2 編碼器和譯碼器（2）由真值表寫出邏輯函數(shù)表達式（3）用卡諾圖化簡邏輯函數(shù)圖4-29表示出利用無關(guān)項化簡的多輸出復(fù)合卡諾圖。若按照我們慣用的方法，每一個輸出W均應(yīng)有一個對應(yīng)于輸入變量A3 、A2、A1、A0的卡諾圖，那么十個輸出就有十個卡諾圖。這里為了方便就形成圖所示的復(fù)合卡諾圖，化簡后的輸出函數(shù)表達式為：上一頁下一頁返回4.2 編碼器和譯碼器（4）由邏輯表達式畫出邏輯圖利用約束項化簡的8421BCD碼轉(zhuǎn)換為十進制數(shù)碼的譯碼器

20、邏輯電路如圖4-30所示。它不拒偽碼，若輸入偽碼（即無關(guān)項），也可能有譯碼輸出，但這種輸出是錯誤的。我們設(shè)計的這個電路是輸出十個W0-W9十個十進制數(shù)原碼，實際常用的集成芯片7442，則輸出的是反碼（其實只要將圖4-30中W0-W9的十個與門改為與非門就可以了），常見的碼制變換器還有余3碼十進制譯碼器7443等芯片。上一頁下一頁返回4.2 編碼器和譯碼器3顯示譯碼器8421BCD譯碼器將譯碼結(jié)果用邏輯0來對應(yīng)十進制的某一個數(shù)符，表達有時很不直觀。在數(shù)字系統(tǒng)中，要將數(shù)字量直觀地顯示出來，就必須有數(shù)字顯示電路。因此，數(shù)字顯示電路是數(shù)字系統(tǒng)中不可缺少的部分。數(shù)字顯示電路通常由譯碼器，驅(qū)動器和顯示器組

21、成，如圖4-31所示。1）數(shù)字顯示器能夠用來直觀顯示數(shù)字，文字和符號的器件稱為顯示器。數(shù)字顯示器件種類很多，按發(fā)光材料不同可分為熒光管顯示器，半導(dǎo)體發(fā)光二極管顯示器（LED）和液晶顯示器（LCD）等；按顯示方式不同，可分為字形重疊式、分段式、點陳式等。目前使用較普遍的是分段式發(fā)光二極管顯示器，發(fā)光二極管是一種特殊的二極管,加正電壓（或負電壓）時導(dǎo)通并發(fā)光,所發(fā)的光有紅,黃，綠等多種顏色。它有一定的工作電壓和電流，所以在實際使用中應(yīng)注意按電流的額定值，串接適當限流電阻來實現(xiàn)。上一頁下一頁返回4.2 編碼器和譯碼器2）譯碼/驅(qū)動器 顯示器需譯碼/驅(qū)動器配合才能很好地完成其顯示功能。7448能與顯示

22、器配合的七段譯碼/驅(qū)動器為7448。該器件內(nèi)部結(jié)構(gòu)復(fù)雜，在這兒僅介紹其集成芯片引腳圖及功能真值表。了解了這些內(nèi)容，我們就可以用它來構(gòu)成顯示電路。7448譯碼/驅(qū)動器的引腳圖如圖4-33所示。7448的功能可由表4-15得到。上一頁返回4.3 數(shù)據(jù)選擇器與數(shù)據(jù)分配器431 數(shù)據(jù)選擇器數(shù)據(jù)選擇器又稱多路選擇器（Multiplexer,簡稱MUX），其框圖如圖4-35（a）所示，它有n位地址輸入、2n位數(shù)據(jù)輸入、1位輸出。每次在地址輸入的控制下，從多路輸入數(shù)據(jù)中選擇一路輸出，其功能類似于一個單刀多擲開關(guān)，見圖4-35（b） ；完成這種功能的邏輯電路稱為數(shù)據(jù)選擇器?？梢姅?shù)據(jù)選擇器的功能是將多路數(shù)據(jù)輸入

23、信號，在地址輸入的控制下選擇某一路數(shù)據(jù)到輸出端的電路。常用的中規(guī)模集成電路數(shù)據(jù)選擇器有：74LS157 4選1、74LS151 8選1、74LS153雙4選1等。 下一頁返回4.3 數(shù)據(jù)選擇器與數(shù)據(jù)分配器圖4-36 是4選1數(shù)據(jù)選擇器邏輯圖及符號，其中D0D3,是數(shù)據(jù)輸入端，A1 、A0。是地址輸入端；Y是輸出端；E是使能端，低電平有效。當E=1時，輸出Y=0，即4選1數(shù)據(jù)選擇器不工作，當E=0時，在地址輸入A1 、A0。的控制下，從D0D3,中選擇一路輸出，其功能表見表4-16。圖4-37(a)、(b)為74LS151八選一數(shù)據(jù)選擇器的邏輯圖和內(nèi)部引腳圖，表4-17為74LS151的功能表。

24、A2、A1、A0為控制信號，用以選擇不同的通道；D0D7為數(shù)據(jù)輸入信號； 為使能信號，當 時，輸出Y=0；當 時，選擇器處于工作狀態(tài)。 上一頁下一頁返回4.3 數(shù)據(jù)選擇器與數(shù)據(jù)分配器4.3.2 數(shù)據(jù)分配器圖4-41是數(shù)據(jù)分配器電路，它的作用和數(shù)據(jù)選擇器恰好相反，由圖4-41可見，它只有一個數(shù)據(jù)輸入端D，有四個輸出端Y0、Y1、Y2、Y3，由地址輸入的不同取值組合來控制輸入數(shù)據(jù)D從相應(yīng)的某一輸出端Yi（i取0、1、2、3）輸出。根據(jù)圖4-41可寫出各輸出端的邏輯表達式。上一頁下一頁返回4.3 數(shù)據(jù)選擇器與數(shù)據(jù)分配器圖4-42所示電路是用74138譯碼器作為數(shù)據(jù)分配器的電路， 圖中的A、B、C作為

25、選擇數(shù)據(jù)輸出的地址，根據(jù)不同的組合，它可以選擇八個地址，即可以在八個數(shù)據(jù)輸出端分別數(shù)據(jù)通入。若地址輸入CBA=010，則 輸出端即可將數(shù)據(jù)輸入端信號輸出。上一頁下一頁返回4.3 數(shù)據(jù)選擇器與數(shù)據(jù)分配器如果數(shù)據(jù)選擇器和數(shù)據(jù)分配器配合使用,在數(shù)據(jù)通信過程中是非常有用的一種電路,例如能實現(xiàn)多位并行輸入的數(shù)據(jù)轉(zhuǎn)換成串行數(shù)據(jù)輸出,具有如圖4-43 (a)所示的雙刀多擲開關(guān)的功能，圖4-43（b）是十六選一的數(shù)據(jù)選擇器74150與十六路數(shù)據(jù)分配器(用四線十六線譯碼器74154)通過總線相聯(lián),構(gòu)成一個典型的總線串行數(shù)據(jù)傳送系統(tǒng).當多路開關(guān)的選擇輸入與譯碼器的變量輸入一致時,其輸入通道的數(shù)據(jù)Di被多路開關(guān)選通

26、,送上總線傳送到譯碼器的使能端 ,然后被譯碼器分配到相應(yīng)的輸出通道上。究竟哪路數(shù)據(jù)通過總線傳送并經(jīng)過分配器送至對應(yīng)的輸出端,完全由地址輸入變量決定。只要地址輸入同步控制,則相當于選擇器與分配器對應(yīng)的開關(guān)在相應(yīng)位置上同時接通和斷開。上一頁返回4.4 加法器和數(shù)值比較器4.4.1 加法器1加法器的概念 在計算機中經(jīng)常要進行兩個n位二進制數(shù)相加，如果被加數(shù)為A=An、An-1、An-2、 A2、A1，加數(shù)B=Bn、Bn-1、Bn-2、 B2、B1，則其運算過程可用下面的形式表示：被加數(shù) A An An-1 An-2 A2 A1 加數(shù) B Bn Bn-1 Bn-2 B2 B1低位向相鄰 高位進位 +

27、Cn-1 Cn-2 Cn-3 C1 本位向相鄰 高位進位 C Cn Cn-1 Cn-2 C2 C1 和數(shù) S Sn Sn-1 Sn-2 S2 S1下一頁返回4.4 加法器和數(shù)值比較器對其中第i位的相加過程可概括為：第i位的被加數(shù)Ai和加數(shù)Bi及相鄰低位來的進位Ci-1三者相加，得到本位的和數(shù)及向相鄰高位(i+1)的進位Ci。所以要設(shè)計出能實現(xiàn)兩個N位二進制數(shù)相加運算的運算器，就應(yīng)先設(shè)計出能實現(xiàn)Ai 、Bi 、Ci-1三個一位二進制數(shù)相加的電路，這個電路稱為全加器，（Full Adder）；不考慮低位向相鄰位的進位（Ci-1）的加法運算電路稱為半加器（Half Addet）。2.一位半加器設(shè)Ai和Bi是兩個一位二進制數(shù)，半加后得到的和為Si ，向高位的進位為Ci。根據(jù)半加器的含義，可得如表4-17所示