數(shù)字電子技術(shù)基礎(chǔ)簡明教程第三章

1、第三章 組合(zh)邏輯電路一、組合邏輯電路(lu j din l)的特點= F0（I0、I1, In - 1）= F1（I0、I1, In - 1）= F1（I0、I1, In - 1）1. 邏輯功能特點 電路在任何時刻的輸出狀態(tài)只取決于該時刻的輸入 狀態(tài)，而與原來的狀態(tài)無關(guān)。2. 電路結(jié)構(gòu)特點(1) 輸出、輸入之間沒有反饋延遲電路(2) 不包含記憶性元件(觸發(fā)器)，僅由門電路構(gòu)成I0I1In-1Y0Y1Ym-1組合邏輯電路共九十五頁二、組合電路邏輯功能(gngnng)的表示方法真值表，卡諾圖，邏輯(lu j)表達式，時間圖(波形圖)三、組合電路分類 按邏輯功能不同：加法器 比較器 編碼器

2、譯碼器 數(shù)據(jù)選擇器和分配器 只讀存儲器 按開關(guān)元件不同：CMOS TTL 按集成度不同：SSI MSI LSI VLSI共九十五頁3. 1 組合(zh)電路的分析方法和設(shè)計方法3. 1. 1 組合電路(dinl)的基本分析方法一、分析方法邏輯圖邏輯表達式化簡真值表說明功能分析目的： 確定輸入變量不同取值時功能是否滿足要求； 得到輸出函數(shù)的標準與或表達式，以便用 MSI、 LSI 實現(xiàn)； 得到其功能的邏輯描述，以便用于包括該電路的系 統(tǒng)分析。 變換電路的結(jié)構(gòu)形式(如：與或 與非-與非)；共九十五頁二、分析(fnx)舉例例 分析(fnx)圖中所示電路的邏輯功能表達式真值表A B CY0 0 00

3、0 10 1 00 1 1A B CY1 0 01 0 11 1 01 1 111000000功能判斷輸入信號極性是否相同的電路 符合電路ABC&1解共九十五頁例 3. 1. 1 分析圖中所示電路的邏輯(lu j)功能，輸入信號A、B、C、D是一組二進制代碼。&ABCDY解(1) 逐級寫輸出(shch)函數(shù)的邏輯表達式WX共九十五頁例 3. 1. 1 分析圖中所示電路的邏輯功能，輸入(shr)信號A、B、C、D是一組二進制代碼。&ABCDYWX解(2) 化簡共九十五頁例 3. 1. 1 分析(fnx)圖中所示電路的邏輯功能，輸入信號A、B、C、D是一組二進制代碼。(3) 列真值表A B C D

4、A B C DYY0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 11111111100000000(4) 功能(gngnng)說明：當(dāng)輸入四位代碼中 1 的個數(shù)為奇數(shù)時輸出為 1，為偶數(shù)時輸出為 0 檢奇電路。解共九十五頁3.1.2 組合電路的基本(jbn)設(shè)計方法一、設(shè)計(shj)方法邏輯抽象列真值表寫表達式化簡或變換畫邏輯圖邏輯抽象： 根據(jù)因果關(guān)系確定輸入、輸出變量 狀態(tài)賦值 用 0 和 1 表示信號的不同狀態(tài) 根據(jù)

5、功能要求列出真值表 根據(jù)所用元器件(分立元件 或 集成芯片)的情況將函數(shù)式進行化簡或變換?；喕蜃儞Q：共九十五頁 設(shè)定(sh dn)變量：二、 設(shè)計(shj)舉例 例 3. 1. 2 設(shè)計一個表決電路，要求輸出信號的電平與三個輸入信號中的多數(shù)電平一致。解輸入 A、B、C ， 輸出 Y 狀態(tài)賦值：A、B、C = 0 表示 輸入信號為低電平Y(jié) = 0 表示 輸入信號中多數(shù)為低電平(1) 邏輯抽象A、B、C = 1 表示 輸入信號為高電平Y(jié) = 1 表示 輸入信號中多數(shù)為高電平共九十五頁 例 3. 1. 2 設(shè)計一個表決電路，要求輸出信號的電平與三個輸入(shr)信號中的多數(shù)電平一致。解 列真值表(

6、2)寫輸出(shch)表達式并化簡最簡與或式最簡與非-與非式ABCY0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 100010111二、 設(shè)計舉例 例 3. 1. 2 設(shè)計一個表決電路，要求輸出信號的電平與三個輸入信號中的多數(shù)電平一致。共九十五頁二、設(shè)計(shj)舉例 例 3. 1. 2 設(shè)計一個表決電路(dinl)，要求輸出信號的電平與三個輸入信號中的多數(shù)電平一致。解(3) 畫邏輯圖 用與門和或門實現(xiàn)ABYC&1& 用與非門實現(xiàn)&共九十五頁 例 設(shè)計一個監(jiān)視交通信號燈工作狀態(tài)的邏輯電路。正常情況下，紅、黃、綠燈只有一個亮，否則視為故障狀態(tài)，發(fā)出報警信號，提醒(

7、t xng)有關(guān)人員修理。解 (1)邏輯(lu j)抽象輸入變量：1 - 亮0 - 滅輸出變量：R（紅）Y（黃）G（綠）Z（有無故障）1 - 有0 - 無列真值表R Y GZ0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 110010111(2)卡諾圖化簡RYG010001111011111共九十五頁 例 設(shè)計一個監(jiān)視交通信號燈工作狀態(tài)的邏輯電路。正常情況(qngkung)下，紅、黃、綠只有一個亮，否則視為故障狀態(tài)，發(fā)出報警信號，提醒有關(guān)人員修理。解(3) 畫邏輯圖&1&111RGYZ共九十五頁3.2 加法器和數(shù)值(shz)比較器3.2.1 加法器一、半加器和全加

8、器1. 半加器（Half Adder）兩個 1 位二進制數(shù)相加不考慮(kol)低位進位。0 00 11 01 10 01 01 00 1真值表函數(shù)式Ai+Bi = Si (和) Ci (進位)共九十五頁邏輯圖曾用符號國標符號半加器（Half Adder）Si&AiBi=1CiCOSiAiBiCiHASiAiBiCi函數(shù)式共九十五頁2. 全加器（Full Adder）兩個 1 位二進制數(shù)相加，考慮(kol)低位進位。 Ai + Bi + Ci -1 ( 低位進位(jnwi) ) = Si ( 和 ) Ci ( 向高位進位 )1 0 1 1- A 1 1 1 0- B+- 低位進位10010111

9、1真值表標準與或式A B Ci-10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1SiCiA B Ci-1SiCi0 01 01 00 11 00 10 11 1- S高位進位0共九十五頁卡諾圖全加器（Full Adder）ABC01000111101111SiABC01000111101111Ci圈 “ 0 ”最簡與或式圈 “ 1 ”共九十五頁邏輯圖(a) 用與門、或門和非門實現(xiàn)(shxin)曾用符號(fho)國標符號COCISiAiBiCi-1CiFASiAiBiCi-1Ci&1111AiSiCiBiCi-11共九十五頁(b) 用與或非門和非門實現(xiàn)(shxi

10、n)&1&1111CiSiAiBiCi-1共九十五頁3. 集成(j chn)全加器TTL：74LS183CMOS：C661雙全加器74LS183VCC 2Ai2Bi 2Ci-1 2Ci 2Si VCC 2A2B2CIn 2COn+1 2F1A1B1CIn1FGND1Ai1Bi1Ci-11Si地1Ci1 2 3 4 5 6 714 13 12 11 10 9 8C661VDD 2Ai2Bi 2Ci-1 1Ci 1Si 2Si 1Ci-1 2Ci 1Ai1Bi VSS 共九十五頁二、加法器（Adder）實現(xiàn)(shxin)多位二進制數(shù)相加的電路1. 4 位串行進位(jnwi)加法器特點：電路簡單，連

11、接方便速度低 = 4 tpdtpd 1位全加器的平均 傳輸延遲時間C0S0B0A0C0-1COSCIC1S1B1A1COSCIC2S2B2A2COSCIC3S3B3A3COSCI共九十五頁2. 超前進位(jnwi)加法器 作加法(jif)運算時，總進位信號由輸入二進制數(shù)直接產(chǎn)生。特點優(yōu)點：速度快缺點：電路比較復(fù)雜應(yīng)用舉例8421 BCD 碼 余 3 碼共九十五頁邏輯(lu j)結(jié)構(gòu)示意圖集成(j chn)芯片CMOS：CC4008TTL：74283 74LS283超前進位電路 S3 S2 S1 S0C3A3B3A2B2A1B1A0B0C0-1CICICICI共九十五頁3. 2. 2 數(shù)值(sh

12、z)比較器（Digital Comparator）一、1 位數(shù)值(shz)比較器0 00 11 01 10 1 00 0 11 0 00 1 0真值表函數(shù)式邏輯圖 用與非門和非門實現(xiàn)Ai Bi Li Gi MiLi( A B )Gi( A = B )Mi( A BL = 1A = BM = 1A 100=100=100=100=010001=001=001=001B = B3B2B1B0LGM4位數(shù)值比較器A3 B3 A2 B2 A1 B1 A0 B0共九十五頁&1&1&1&1&1&1&1 1&1&1&1 1 MLGA2A1B3A3B2B1B01 A0G = (A3B3)(A2B2) (A1B

13、1)(A0B0)4 位數(shù)值(shz)比較器M = A3B3+ (A3B3) A2B2 + (A3B3)(A2B2) A1 B1+ (A3B3)(A2B2)(A1B1) A0B0L = M+G1 位數(shù)值(shz)比較器AiMiBiAiBiAiBiLiGiAiBi&1&1&共九十五頁比 較 輸 入級 聯(lián) 輸 入輸 出A3B3A2B2A1B1A0B0ABFA B001=001=001=001=001001=010010=100100100=100 4 位集成數(shù)值(shz)比較器的真值表級聯(lián)輸入：供擴展使用(shyng)，一般接低位芯片的比較輸出，即 接低位芯片的 FA B 。共九十五頁擴展(kuzh

14、n)：級聯(lián)輸入 集成(j chn)數(shù)值比較器 74LS85 (TTL) 兩片 4 位數(shù)值比較器74LS85 AB74LS85 ABVCC A3 B2 A2 A1 B1 A0 B0B3 AB FAB FA=B FAB地1 2 3 4 5 6 7 816 15 14 13 12 11 10 97485 74LS85比較輸出1 8 位數(shù)值比較器低位比較結(jié)果高位比較結(jié)果 FAB FAB B7 A7 B6 A6 B5 A5 B4 A4 B3 A3 B2 A2 B1 A1 B0 A0 共九十五頁CMOS 芯片設(shè)置 A B 只是為了電路(dinl)對稱，不起判斷作用B7 A7 B6 A6 B5 A5 B4

15、A4 FAB CC14585 ABB3 A3 B2 A2 B1 A1 B0 A0 FAB CC14585 AB 集成(j chn)數(shù)值比較器 CC15485(CMOS)擴展： 兩片4 位 8 位VDDA3 B3 FAB FABA y y y y y y y ynull ; END CASE; END PROCESS;END one;共九十五頁例 3 .8 .2 8線-3線優(yōu)先編碼器的 VHDL 描述(mio sh)及仿真LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;ENTITY encoder83 IS PORT( d : IN STD_LOGIC_VEC

16、TOR(7 DOWNTO 0); encode: OUT STD_LOGIC_VECTOR(2 DOWNTO 0);END encoder83;ARCHITECTURE one OF encoder83 ISBEGINencode z z z zz= x; END CASE; END PROCESS;END one;共九十五頁第三章 小結(jié)(xioji)一、組合邏輯電路(lu j din l)的特點 組合邏輯電路是由各種門電路組成的沒有記憶功能的電路。它的特點是任一時刻的輸出信號只取決于該時刻的輸入信號，而與電路原來所處的狀態(tài)無關(guān)。邏輯圖邏輯表達式化簡真值表說明功能二、組合邏輯電路的分析方法 三

17、、組合邏輯電路的設(shè)計方法 邏輯抽象列真值表寫表達式化簡或變換畫邏輯圖共九十五頁練習(xí) 寫出圖中所示電路的邏輯表達式，說明(shumng)其功能ABY1111解1. 逐級寫出輸出(shch)邏輯表達式2. 化簡3. 列真值表0 00 11 01 110014. 功能 輸入信號相同時輸出為1，否則為0 同或。共九十五頁四、常用中規(guī)模(gum)集成組合邏輯電路 1. 加法器：實現(xiàn)兩組多位二進制數(shù)相加的電路。根據(jù)進位方式不同，可分為(fn wi)串行進位加法器和超前進位加法器。2. 數(shù)值比較器：比較兩組多位二進制數(shù)大小的電路。集成芯片：74LS183（TTL）、C661（CMOS） 雙全加器兩片雙全加器

18、（如74LS183） 四位串行進位加法器74283、74LS283（TTL）CC4008（CMOS） 四位二進制超前進位加法器集成芯片：7485、74L 85（TTL）CC14585、C663（CMOS） 四位數(shù)值比較器共九十五頁3. 編碼器：將輸入的電平信號編成二進制代碼(di m)的電路。主要包括二進制編碼器、二 十進制編碼器和優(yōu)先編碼器等。4. 譯碼器：將輸入的二進制代碼(di m)譯成相應(yīng)的電平信號。主要包括二進制譯碼器、二 十進制譯碼器和顯示譯碼器等。集成芯片：74148、74LS148、74LS348（TTL） 8 線 3 線優(yōu)先編碼器74147、74LS147（TTL） 10 線

19、 4 線優(yōu)先編碼器集成芯片：74LS138（TTL） 3線 8線譯碼器（二進制譯碼器）7442、74LS42（TTL） 4線 10線譯碼器74247、74LS247（TTL） 共陽極顯示譯碼器7448、74248、7449、74249等（TTL） 共陰極顯示譯碼器共九十五頁5. 數(shù)據(jù)(shj)選擇器：在地址碼的控制下，在同一時間內(nèi)從多路輸入信號中選擇相應(yīng)的一路信號輸出的電路(dinl)。常用于數(shù)據(jù)傳輸中的并-串轉(zhuǎn)換。集成芯片：74151、74LS15174251、74LS251（TTL） 8 選 1 數(shù)據(jù)選擇器6. 數(shù)據(jù)分配器：在地址碼的控制下，將一路輸入信號傳送到多個輸出端的任何一個輸出端的

20、電路。常用于數(shù)據(jù)傳輸中的串-并轉(zhuǎn)換。集成芯片：無專用芯片，可用二進制集成譯碼器實現(xiàn)。共九十五頁練習(xí) 用二 - 十進制編碼器、譯碼器、發(fā)光二極管七段顯示器，組成一個 1 數(shù)碼顯示電路。當(dāng) 0 9 十個輸入端中某一個接地(jid)時，顯示相應(yīng)數(shù)碼。選擇合適的器件，畫出連線圖。YaA3A2A1A0+VCC74LS48顯示譯碼器YbYcYdYeYfYg共陰解1111+VCCY3Y2Y1Y074LS14710線-4線編碼器I0I1I9+VCCS0S1S9共九十五頁五、用中規(guī)模集成電路實現(xiàn)(shxin)組合邏輯函數(shù)1. 數(shù)據(jù)(shj)選擇器：為多輸入單輸出的組合邏輯電路，在輸入數(shù)據(jù)都為 1 時，它的輸出表達式為地址變量的全部最小項之和，適用于實現(xiàn)單輸出組合邏輯函數(shù)。2. 二進制譯碼器：輸