邏輯代數(shù)與硬件描述語(yǔ)言基礎(chǔ)

1、第 2章邏輯代數(shù)與硬件描述語(yǔ)言基礎(chǔ)電子技術(shù)基礎(chǔ)（數(shù)字部分） 2.1 邏輯代數(shù)的基本定律和規(guī)則 2.2 邏輯函數(shù)表達(dá)式的形式 2.3 邏輯函數(shù)的代數(shù)化簡(jiǎn)法 2.4 邏輯函數(shù)的卡諾圖化簡(jiǎn)法 2.5 硬件描述語(yǔ)言Verilog HDL基礎(chǔ) 2 .邏輯代數(shù)與硬件描述語(yǔ)言基礎(chǔ) 熟悉邏輯代數(shù)常用基本定律、恒等式和規(guī)則。 掌握邏輯代數(shù)的變換和卡諾圖化簡(jiǎn)法。 熟悉硬件描述語(yǔ)言Verilog HDL本章學(xué)習(xí)學(xué)習(xí)重點(diǎn)2 .邏輯代數(shù)與硬件描述語(yǔ)言基礎(chǔ)2.1 邏輯代數(shù) 邏輯代數(shù)又稱布爾代數(shù)。它是分析和設(shè)計(jì)現(xiàn)代數(shù)字邏輯電路不可缺少的數(shù)學(xué)工具。邏輯代數(shù)有一系列的定律、定理和規(guī)則，用于對(duì)邏輯表達(dá)式進(jìn)行處理，以完成對(duì)邏輯電路

2、的化簡(jiǎn)、變換、分析和設(shè)計(jì)。A + A = 1A A = 0A A = AA + A = A1、基本公式交換律：A + B = B + AA B = B A結(jié)合律：A + B + C = (A + B) + C A B C = (A B) C 分配律：A + BC = ( A + B )( A + C )A ( B + C ) = AB + AC A 1 = AA 0 = 0A + 0 = AA + 1 = 10、1律：2.1.1 邏輯代數(shù)的基本定律和恒等式2.1 邏輯代數(shù)反演律：AB = A + B A + B = A B吸收律 其它常用恒等式 ABACBCAB + ACABACBCDAB +

3、 AC1、基本公式2.1.1 邏輯代數(shù)的基本定律和恒等式2.1 邏輯代數(shù)2、基本公式的證明例 證明，列出等式左邊、右邊的函數(shù)值的真值表(真值表證明法)011 = 001+1=00 01 1110 = 101+0=00 11 0101 = 100+1=01 00 1100 = 110+0=11 10 0A+BA+BA B A B2.1.1 邏輯代數(shù)的基本定律和恒等式2.1 邏輯代數(shù)證:A+1=1 A A=A.常用的恒等式可以用其它的基本定律證明2、基本公式的證明2.1.1 邏輯代數(shù)的基本定律和恒等式2.1 邏輯代數(shù)常用的恒等式可以用其它的基本定律證明2、基本公式的證明2.1.1 邏輯代數(shù)的基本定

4、律和恒等式2.1 邏輯代數(shù) ：在包含變量A的邏輯等式中，如果用另一個(gè)函數(shù)式代入式中所有A的位置，等式仍然成立。這一規(guī)則稱為代入規(guī)則。 2.1.2 邏輯代數(shù)的基本規(guī)則 代入規(guī)則 例：B (A +C) = BA+BC，用A + D代替A，得B (A +D ) +C = B (A +D ) + BC = BA + BD + BC代入規(guī)則可以擴(kuò)展所有基本公式或定律的應(yīng)用范圍2.1 邏輯代數(shù) 對(duì)于任意一個(gè)邏輯表達(dá)式L，若將其中所有的與（ ）換成或（+），或（+）換成與（）；原變量換為反變量，反變量換為原變量；將1換成0，0換成1；則得到的結(jié)果就是原函數(shù)的反函數(shù)。2. 反演規(guī)則：例2.1.2 試求 的反函

5、數(shù)解：按照反演規(guī)則，得 2.1.2 邏輯代數(shù)的基本規(guī)則 2.1 邏輯代數(shù) （1）保持原來(lái)的運(yùn)算優(yōu)先級(jí)，即先進(jìn)行與運(yùn)算，后進(jìn)行或運(yùn)算，并注意優(yōu)先考慮括號(hào)內(nèi)的運(yùn)算。例2.1.3 試求 的反函數(shù)解：按照反演規(guī)則，得 （2） 對(duì)于反變量以外的非號(hào)應(yīng)保留不變。 運(yùn)用反演規(guī)則時(shí)，必須注意以下兩個(gè)原則：2. 反演規(guī)則： 2.1.2 邏輯代數(shù)的基本規(guī)則 2.1 邏輯代數(shù) 對(duì)于任何邏輯函數(shù)式，若將其中的與（ ）換成或（+），或（+）換成與（）；并將1換成0，0換成1；那么，所得的新的函數(shù)式就是L的對(duì)偶式，記作例: 邏輯函數(shù) 的對(duì)偶式為3. 對(duì)偶規(guī)則：當(dāng)某個(gè)邏輯恒等式成立時(shí)，則該恒等式的對(duì)偶式也成立。這就是對(duì)偶規(guī)

6、則。利用對(duì)偶規(guī)則，可從已知公式中得到更多的運(yùn)算公式。 2.1.2 邏輯代數(shù)的基本規(guī)則 2.1 邏輯代數(shù) 2.2.1 邏輯函數(shù)表達(dá)式的基本形式2.2 邏輯函數(shù)表達(dá)式的形式1. 與-或表達(dá)式與-或表達(dá)式是指由若干與項(xiàng)進(jìn)行或邏輯運(yùn)算構(gòu)成的表達(dá)式。2. 或-與表達(dá)式或-與表達(dá)式是指由若干或項(xiàng)進(jìn)行與邏輯運(yùn)算構(gòu)成的表達(dá)式?！芭c非-與非”表達(dá)式 “或非或非” 表達(dá)式 2.2.2 最小項(xiàng)與最小項(xiàng)表達(dá)式2.2 邏輯函數(shù)表達(dá)式的形式1. 最小項(xiàng)的定義與性質(zhì)對(duì)于含有n個(gè)變量X1, X2, , Xn的邏輯函數(shù)，若有一個(gè)乘積項(xiàng)包含了全部的n個(gè)變量，每個(gè)變量都以它的原變量或非變量的形式在乘積項(xiàng)中出現(xiàn)，且僅出現(xiàn)一次，這個(gè)乘

7、積項(xiàng)就被稱為該邏輯函數(shù)的最小項(xiàng)。、 、A(B+C)等則不是最小項(xiàng)。例如，A、B、C三個(gè)邏輯變量的最小項(xiàng)分別為： 、一般n個(gè)變量的邏輯函數(shù)其最小項(xiàng)應(yīng)有2n個(gè)。 對(duì)于變量的任一組取值，全體最小項(xiàng)之和為1。對(duì)于任意一個(gè)最小項(xiàng)，只有一組變量取值使得它的值為1；對(duì)于變量的任一組取值，任意兩個(gè)最小項(xiàng)的乘積為0；0001000000000101000000010001000001000000100001100010000101000001001100000001011100000001 2.2.2 最小項(xiàng)與最小項(xiàng)表達(dá)式2.2 邏輯函數(shù)表達(dá)式的形式1. 最小項(xiàng)的定義與性質(zhì) 2.2.2 最小項(xiàng)與最小項(xiàng)表達(dá)式2.

8、2 邏輯函數(shù)表達(dá)式的形式1. 最小項(xiàng)的定義與性質(zhì)最小項(xiàng)的表示、也可以用mi表示，m 表示最小項(xiàng),下標(biāo)i為最小項(xiàng)的編號(hào)，用十進(jìn)制數(shù)表示（最小項(xiàng)中的原變量用1表示，非變量用0表示，即可得到最小項(xiàng)編號(hào)的十進(jìn)制數(shù)值。） 、m0m1m2m3m4m5m6m7 2.2.2 最小項(xiàng)與最小項(xiàng)表達(dá)式2.2 邏輯函數(shù)表達(dá)式的形式2. 邏輯函數(shù)的最小項(xiàng)表達(dá)式 是由若干最小項(xiàng)相或構(gòu)成的邏輯表達(dá)式，也稱為標(biāo)準(zhǔn)的與或表達(dá)式。例2.2.1 將化成最小項(xiàng)表達(dá)式= m7m6m3m1 例2.2.2 將 化成最小項(xiàng)表達(dá)式 a.去掉非號(hào)b.去括號(hào) 2.2.2 最小項(xiàng)與最小項(xiàng)表達(dá)式2.2 邏輯函數(shù)表達(dá)式的形式c.配項(xiàng) 2.2.3 最大項(xiàng)

9、與最大項(xiàng)表達(dá)式2.2 邏輯函數(shù)表達(dá)式的形式1. 最大項(xiàng)的定義與性質(zhì)對(duì)于含有n個(gè)變量X1 , X2 , , Xn的邏輯函數(shù)，若有一個(gè)或項(xiàng)包含了全部的n個(gè)變量，每個(gè)變量都以它的原變量或非變量的形式在或項(xiàng)中出現(xiàn)，且僅出現(xiàn)一次，則稱該或項(xiàng)是邏輯函數(shù)的最大項(xiàng)。一般n個(gè)變量的邏輯函數(shù)其最大項(xiàng)應(yīng)有2n個(gè)。 也可以用Mi表示，M 表示最大項(xiàng),下標(biāo)i為最大項(xiàng)的編號(hào)，用十進(jìn)制數(shù)表示（最大項(xiàng)中的原變量取0，非變量取1表示，即可得到最大項(xiàng)編號(hào)的十進(jìn)制數(shù)值。） 行號(hào)變量取值最小項(xiàng)最大項(xiàng)A B C00 0 010 0 120 1 030 1 141 0 051 0 161 1 071 1 1 2.2.3 最大項(xiàng)與最大項(xiàng)表

10、達(dá)式2.2 邏輯函數(shù)表達(dá)式的形式最大項(xiàng)的性質(zhì) 2.2.3 最大項(xiàng)與最大項(xiàng)表達(dá)式2.2 邏輯函數(shù)表達(dá)式的形式1. 最大項(xiàng)的定義與性質(zhì)對(duì)于變量的任一組取值，全體最大項(xiàng)之積為0。 對(duì)于任意一個(gè)最大項(xiàng)，只有一組變量取值使得它的值為0，而在變量取其它各組值時(shí)，這個(gè)最大項(xiàng)的值都是1；對(duì)于變量的任一組取值，任意兩個(gè)不同的最大項(xiàng)之和1；相同變量構(gòu)成的最小項(xiàng)和最大項(xiàng)之間存在互補(bǔ)關(guān)系，即： 2.2.3 最大項(xiàng)與最大項(xiàng)表達(dá)式2.2 邏輯函數(shù)表達(dá)式的形式2. 最小項(xiàng)和最大項(xiàng)的關(guān)系 例2.2.2 將 化成最大項(xiàng)之積的形式 2.2.3 最大項(xiàng)與最大項(xiàng)表達(dá)式2.2 邏輯函數(shù)表達(dá)式的形式2. 最小項(xiàng)和最大項(xiàng)的關(guān)系 例2.2.

11、2 將 化成最大項(xiàng)之積的形式 2.2.3 最大項(xiàng)與最大項(xiàng)表達(dá)式2.2 邏輯函數(shù)表達(dá)式的形式2. 最小項(xiàng)和最大項(xiàng)的關(guān)系 例2.2.4 一個(gè)邏輯電路有三個(gè)輸入邏輯變量A、B、C，它的真值表如下表所示 ，試寫(xiě)出該邏輯函數(shù)的最小項(xiàng)表達(dá)式和最大項(xiàng)表達(dá)式。 2.2.3 最大項(xiàng)與最大項(xiàng)表達(dá)式2.2 邏輯函數(shù)表達(dá)式的形式2. 最小項(xiàng)和最大項(xiàng)的關(guān)系00000010101111011000011101001110ABYC步驟：1）寫(xiě)出使函數(shù)值為1的各行所對(duì)應(yīng)的最小項(xiàng)2）將這些最小項(xiàng)相加，即得到最小項(xiàng)表達(dá)式。 例2.2.4 一個(gè)邏輯電路有三個(gè)輸入邏輯變量A、B、C，它的真值表如下表所示 ，試寫(xiě)出該邏輯函數(shù)的最小項(xiàng)表

12、達(dá)式和最大項(xiàng)表達(dá)式。 2.2.3 最大項(xiàng)與最大項(xiàng)表達(dá)式2.2 邏輯函數(shù)表達(dá)式的形式2. 最小項(xiàng)和最大項(xiàng)的關(guān)系00000010101111011000011101001110ABYC步驟：1）寫(xiě)出使函數(shù)值為0的各行所對(duì)應(yīng)的最大項(xiàng)2）將這些最大項(xiàng)相乘，即得到最大項(xiàng)表達(dá)式。 根據(jù)邏輯函數(shù)表達(dá)式，可以畫(huà)出相應(yīng)的邏輯圖。然而，直接根據(jù)某種邏輯要求寫(xiě)出來(lái)的邏輯函數(shù)表達(dá)式往往不是最簡(jiǎn)的形式，這就需要對(duì)邏輯函數(shù)表達(dá)式進(jìn)行化簡(jiǎn)。利用化簡(jiǎn)后的邏輯函數(shù)表達(dá)式構(gòu)成邏輯電路圖時(shí)，可以節(jié)省器件，降低成本，提高數(shù)字系統(tǒng)的可靠性。2.3 邏輯函數(shù)的代數(shù)化簡(jiǎn)法“或-與”表達(dá)式“與非-與非”表達(dá)式 “與-或-非”表達(dá)式“或非或非

13、” 表達(dá)式“與-或” 表達(dá)式 在若干個(gè)邏輯關(guān)系相同的與-或表達(dá)式中，若其中包含的與項(xiàng)（乘積項(xiàng)）數(shù)最少，且每個(gè)與項(xiàng)中變量數(shù)最少，這樣的表達(dá)式稱為最簡(jiǎn)與-或表達(dá)式。 2.3.1 邏輯函數(shù)的最簡(jiǎn)形式2.3 邏輯函數(shù)的代數(shù)化簡(jiǎn)法1、邏輯函數(shù)的化簡(jiǎn) 化簡(jiǎn)的主要方法：() 公式法（代數(shù)法）() 圖解法（卡諾圖法）代數(shù)化簡(jiǎn)法： 運(yùn)用邏輯代數(shù)的基本定律和恒等式進(jìn)行化簡(jiǎn)的方法。 并項(xiàng)法: () 2.3.2 邏輯函數(shù)的代數(shù)化簡(jiǎn)法2.3 邏輯函數(shù)的代數(shù)化簡(jiǎn)法(2) 吸收法： A + AB = A (3)消去法： A+AB=A+B 2.3.2 邏輯函數(shù)的代數(shù)化簡(jiǎn)法2.3 邏輯函數(shù)的代數(shù)化簡(jiǎn)法1、邏輯函數(shù)的化簡(jiǎn) (4)

14、配項(xiàng)法： 2.3.2 邏輯函數(shù)的代數(shù)化簡(jiǎn)法2.3 邏輯函數(shù)的代數(shù)化簡(jiǎn)法1、邏輯函數(shù)的化簡(jiǎn) 2.3.2 邏輯函數(shù)的代數(shù)化簡(jiǎn)法2.3 邏輯函數(shù)的代數(shù)化簡(jiǎn)法1、邏輯函數(shù)的化簡(jiǎn)化簡(jiǎn)邏輯函數(shù)要求:（1）求最簡(jiǎn)的與-或邏輯函數(shù)表達(dá)式。 （2）畫(huà)出僅用與非門(mén)實(shí)現(xiàn)的最簡(jiǎn)的邏輯圖。解：例2.3.6 已知邏輯函數(shù)表達(dá)式為 2.3.2 邏輯函數(shù)的代數(shù)化簡(jiǎn)法2.3 邏輯函數(shù)的代數(shù)化簡(jiǎn)法2、邏輯函數(shù)形式的變換要求:（1）求最簡(jiǎn)的與-或邏輯函數(shù)表達(dá)式。 （2）畫(huà)出僅用與非門(mén)實(shí)現(xiàn)的最簡(jiǎn)的邏輯圖。解：例2.3.6 已知邏輯函數(shù)表達(dá)式為 2.3.2 邏輯函數(shù)的代數(shù)化簡(jiǎn)法2.3 邏輯函數(shù)的代數(shù)化簡(jiǎn)法2、邏輯函數(shù)形式的變換將與或表

15、達(dá)式變換成與非與非表達(dá)式時(shí)，首先對(duì)與或表達(dá)式取兩次非，然后按照摩根定理分開(kāi)下面的非號(hào)即可。例2.3.7 試對(duì)邏輯函數(shù)表達(dá)式進(jìn)行變換，僅用或非門(mén)畫(huà)出該表達(dá)式的邏輯圖。解： 2.3.1 邏輯函數(shù)的代數(shù)化簡(jiǎn)法2.3 邏輯函數(shù)的代數(shù)化簡(jiǎn)法2、邏輯函數(shù)形式的變換將與或表達(dá)式變換成或非或非表達(dá)式時(shí)，首先對(duì)與或表達(dá)式中的每個(gè)乘積項(xiàng)單獨(dú)取兩次非，然后按照摩根定理分開(kāi)下面的非號(hào)即可。1.邏輯代數(shù)與普通代數(shù)的公式易混淆，化簡(jiǎn)過(guò)程要求對(duì)所有公式熟練掌握；2.代數(shù)法化簡(jiǎn)無(wú)一套完善的方法可循，它依賴于人的經(jīng)驗(yàn)和靈活性；3.用這種化簡(jiǎn)方法技巧強(qiáng)，較難掌握。特別是對(duì)代數(shù)化簡(jiǎn)后得到的邏輯表達(dá)式是否是最簡(jiǎn)式判斷有一定困難?？ㄖZ

16、圖法可以比較簡(jiǎn)便地得到最簡(jiǎn)的邏輯表達(dá)式。代數(shù)法化簡(jiǎn)在使用中遇到的困難： 2.1.3 邏輯函數(shù)的代數(shù)法化簡(jiǎn)1、卡諾圖 卡諾圖：和n變量邏輯函數(shù)的全部最小項(xiàng)一一對(duì)應(yīng)的方格陣圖，并使具有邏輯相鄰的最小項(xiàng)在幾何位置上也相鄰地排列起來(lái)，這樣所得到的方格陣圖叫n變量邏輯函數(shù)的卡諾圖。邏輯相鄰的最小項(xiàng)也應(yīng)該幾何相鄰2.4.1 用卡諾圖表示邏輯函數(shù)2.4 邏輯函數(shù)的卡諾圖化簡(jiǎn)法邏輯相鄰與幾何相鄰邏輯相鄰：兩個(gè)最小項(xiàng),只有一個(gè)變量的取值不同,其余的都相同。邏輯相鄰的最小項(xiàng)可以合并。如最小項(xiàng)m6=ABC、與m7 =ABC 在邏輯上相鄰m7m61、卡諾圖2.4.1 用卡諾圖表示邏輯函數(shù)2.4 邏輯函數(shù)的卡諾圖化簡(jiǎn)法

17、幾何相鄰：一是相鄰緊挨的；二是相對(duì)任一行或一列的兩頭；AB10100100011110三變量卡諾圖兩變量卡諾圖m0m1m2m3BCA m0 m1 m2 m3 m4 m5 m6 m7在卡諾圖的行和列分別標(biāo)出變量及其取值狀態(tài)。二進(jìn)制數(shù)對(duì)應(yīng)的十進(jìn)制數(shù)編號(hào)1、卡諾圖2.4.1 用卡諾圖表示邏輯函數(shù)2.4 邏輯函數(shù)的卡諾圖化簡(jiǎn)法任意兩個(gè)相鄰最小項(xiàng)之間只有一個(gè)變量的 狀態(tài)改變 m0 m1 m2 m3 m4 m5 m6 m7 m12 m13 m14 m15 m8 m9 m10 m110001111000011110ABCD四變量卡諾圖2、卡諾圖的特點(diǎn):各小方格對(duì)應(yīng)于各變量不同的組合，而且上下左右在幾何上相鄰

18、的方格內(nèi)只有一個(gè)因子有差別，這個(gè)重要特點(diǎn)成為卡諾圖化簡(jiǎn)邏輯函數(shù)的主要依據(jù)。 1、卡諾圖2.4.1 用卡諾圖表示邏輯函數(shù)2.4 邏輯函數(shù)的卡諾圖化簡(jiǎn)法3. 已知邏輯函數(shù)畫(huà)卡諾圖 當(dāng)邏輯函數(shù)為最小項(xiàng)表達(dá)式時(shí)，在卡諾圖中找出和表達(dá)式中最小項(xiàng)對(duì)應(yīng)的小方格填上1，其余的小方格填上0（有時(shí)也可用空格表示），就可以得到該邏輯函數(shù)相應(yīng)的卡諾圖。任何邏輯函數(shù)都等于其卡諾圖中為1的方格所對(duì)應(yīng)的最小項(xiàng)之和。2.4.1 用卡諾圖表示邏輯函數(shù)2.4 邏輯函數(shù)的卡諾圖化簡(jiǎn)法例2.4.1：畫(huà)出邏輯函數(shù)L(A, B, C, D)=(0, 1, 2, 3, 4, 8, 10, 11, 14, 15)的卡諾圖 m0 m1 m2

19、m3 m4 m5 m6 m7 m12 m13 m14 m15 m8 m9 m10 m110001111000011110ABCDL3. 已知邏輯函數(shù)畫(huà)卡諾圖2.4.1 用卡諾圖表示邏輯函數(shù)2.4 邏輯函數(shù)的卡諾圖化簡(jiǎn)法例2.4.2 畫(huà)出下面邏輯函數(shù)式的卡諾圖解(1). 將邏輯函數(shù)化為最小項(xiàng)表達(dá)式(2). 填寫(xiě)卡諾圖3. 已知邏輯函數(shù)畫(huà)卡諾圖2.4.1 用卡諾圖表示邏輯函數(shù)2.4 邏輯函數(shù)的卡諾圖化簡(jiǎn)法 m0 m1 m2 m3 m4 m5 m6 m7 m12 m13 m14 m15 m8 m9 m10 m110001111000011110ABCDL00000(2) 填寫(xiě)卡諾圖3. 已知邏輯函數(shù)

20、畫(huà)卡諾圖2.4.1 用卡諾圖表示邏輯函數(shù)2.4 邏輯函數(shù)的卡諾圖化簡(jiǎn)法 2.4.2 用卡諾圖化簡(jiǎn)邏輯函數(shù) 1、化簡(jiǎn)的依據(jù)2.4 邏輯函數(shù)的卡諾圖化簡(jiǎn)法2、化簡(jiǎn)的步驟步驟如下：(4) 將所有包圍圈對(duì)應(yīng)的乘積項(xiàng)相加。(1) 將邏輯函數(shù)寫(xiě)成最小項(xiàng)表達(dá)式(2) 按最小項(xiàng)表達(dá)式填卡諾圖，凡式中包含了的最小項(xiàng)，其對(duì)應(yīng)方格填1，其余方格填0。(3) 合并最小項(xiàng)，將相鄰為1的方格圈成一組(包圍圈)，每一組含2n個(gè)方格，對(duì)應(yīng)每個(gè)包圍圈寫(xiě)成一個(gè)乘積項(xiàng)。本書(shū)中包圍圈用虛線框表示。 2.4.2 用卡諾圖化簡(jiǎn)邏輯函數(shù) 2.4 邏輯函數(shù)的卡諾圖化簡(jiǎn)法（1）包圍圈內(nèi)的方格數(shù)一定是2n個(gè)。（2）循環(huán)相鄰特性包括上下底相鄰，左

21、右邊相鄰和四角相鄰。（3）同一方格可以被不同的包圍圈重復(fù)包圍多次，但新增 的包圍圈中一定要有原有包圍圈未曾包圍的方格。（4）一個(gè)包圍圈的方格數(shù)要盡可能多,包圍圈的數(shù)目要可能少。畫(huà)包圍圈時(shí)應(yīng)遵循的原則 2.4.2 用卡諾圖化簡(jiǎn)邏輯函數(shù) 2.4 邏輯函數(shù)的卡諾圖化簡(jiǎn)法例2.4.3 :用卡諾圖法化簡(jiǎn)下列邏輯函數(shù)（2）畫(huà)包圍圈合并最小項(xiàng)，得最簡(jiǎn)與-或表達(dá)式解：(1) 由L 畫(huà)出卡諾圖(0，2，5，7，8，10，13，15) 2.4.2 用卡諾圖化簡(jiǎn)邏輯函數(shù) 2.4 邏輯函數(shù)的卡諾圖化簡(jiǎn)法2、化簡(jiǎn)的步驟例2.4.4 :用卡諾圖法化簡(jiǎn)下列邏輯函數(shù)解：(1) 將邏輯表達(dá)式變換，得到與或表達(dá)式 2.4.2 用

22、卡諾圖化簡(jiǎn)邏輯函數(shù) 2.4 邏輯函數(shù)的卡諾圖化簡(jiǎn)法2、化簡(jiǎn)的步驟(2) 由表達(dá)式得到卡諾圖 2.4.2 用卡諾圖化簡(jiǎn)邏輯函數(shù) 2.4 邏輯函數(shù)的卡諾圖化簡(jiǎn)法2、化簡(jiǎn)的步驟(2) 由表達(dá)式得到卡諾圖 2.4.2 用卡諾圖化簡(jiǎn)邏輯函數(shù) 2.4 邏輯函數(shù)的卡諾圖化簡(jiǎn)法2、化簡(jiǎn)的步驟(2) 由表達(dá)式得到卡諾圖(3) 畫(huà)包圍圈，合并最小項(xiàng)。0111111111111110例2.4.5: 用卡諾圖化簡(jiǎn)0111111111111110圈0圈1 2.4.2 用卡諾圖化簡(jiǎn)邏輯函數(shù) 2.4 邏輯函數(shù)的卡諾圖化簡(jiǎn)法3.含無(wú)關(guān)項(xiàng)的邏輯函數(shù)的化簡(jiǎn)什么叫無(wú)關(guān)項(xiàng)： 在真值表內(nèi)對(duì)應(yīng)于變量的某些取值下，函數(shù)的值可以是任意的，或

23、者這些變量的取值根本不會(huì)出現(xiàn)，這些變量取值所對(duì)應(yīng)的最小項(xiàng)稱為無(wú)關(guān)項(xiàng)或任意項(xiàng)。 在含有無(wú)關(guān)項(xiàng)邏輯函數(shù)的卡諾圖化簡(jiǎn)中，它的值可以取0或取1，具體取什么值，可以根據(jù)使函數(shù)盡量得到簡(jiǎn)化而定。 2.4.2 用卡諾圖化簡(jiǎn)邏輯函數(shù) 2.4 邏輯函數(shù)的卡諾圖化簡(jiǎn)法例: 要求設(shè)計(jì)一個(gè)邏輯電路，能夠判斷一位十進(jìn)制數(shù)是奇數(shù)還是偶數(shù)，當(dāng)十進(jìn)制數(shù)為奇數(shù)時(shí)，電路輸出為1，當(dāng)十進(jìn)制數(shù)為偶數(shù)時(shí)，電路輸出為0。11111110110111001011101011001010001011100110101010010010011000101000100000LABCD解:(1)列出真值表(2)畫(huà)出卡諾圖(3) 卡諾圖化簡(jiǎn)2.4

24、邏輯函數(shù)的卡諾圖化簡(jiǎn)法3.含無(wú)關(guān)項(xiàng)的邏輯函數(shù)的化簡(jiǎn) 2.4.2 用卡諾圖化簡(jiǎn)邏輯函數(shù) 2.5.1 Verilog語(yǔ)言的基本語(yǔ)法規(guī)則 2.5.2 變量的數(shù)據(jù)類型 2.5.3 運(yùn)算符及其優(yōu)先級(jí) 2.5.4 Verilog內(nèi)部的基本門(mén)級(jí)電路 2.5.5 Verilog程序的基本結(jié)構(gòu) 2.5.6 邏輯功能的仿真與測(cè)試2.5 硬件描述語(yǔ)言Verilog HDL基礎(chǔ)什么是Verilog HDL?Verilog HDL是一種以文本形式來(lái)描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語(yǔ)言，可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示更復(fù)雜的數(shù)字邏輯系統(tǒng)所完成的邏輯功能（即行為）。被建模的數(shù)字系統(tǒng)對(duì)象的復(fù)雜性可以介于開(kāi)關(guān)級(jí)電路（

25、例如pmos/nmos）、簡(jiǎn)單的門(mén)電路和完整的復(fù)雜數(shù)字電子系統(tǒng)之間（例如CPU）Verilog HDL語(yǔ)言與C語(yǔ)言很相似，從C語(yǔ)言中繼承了多種操作符和結(jié)構(gòu)，其核心子集非常易于學(xué)習(xí)和使用對(duì)大多數(shù)建模應(yīng)用來(lái)說(shuō)這已經(jīng)足夠。計(jì)算機(jī)對(duì)HDL的處理邏輯綜合：從HDL描述的數(shù)字邏輯電路模型中導(dǎo)出電路基本元件列表以及元件之間的連接關(guān)系（常稱為門(mén)級(jí)網(wǎng)表）的過(guò)程。類似對(duì)高級(jí)程序語(yǔ)言設(shè)計(jì)進(jìn)行編譯產(chǎn)生目標(biāo)代碼的過(guò)程。產(chǎn)生門(mén)級(jí)元件及其連接關(guān)系的數(shù)據(jù)庫(kù)，根據(jù)這個(gè)數(shù)據(jù)庫(kù)可以制作出集成電路或印刷電路板PCB。邏輯仿真：用計(jì)算機(jī)仿真軟件對(duì)數(shù)字邏輯電路的結(jié)構(gòu)和行為進(jìn)行預(yù)測(cè)。仿真器對(duì)HDL描述進(jìn)行解釋，以文本形式或時(shí)序波形圖形式給

26、出電路的輸出。在仿真期間如發(fā)現(xiàn)設(shè)計(jì)中存在錯(cuò)誤，就再對(duì)HDL描述進(jìn)行及時(shí)的修改。Verilog HDL的歷史最初是于1 9 8 3年由Gateway Design Automation 公司（后被Cadence Design Systems公司收購(gòu)）為其模擬器產(chǎn)品開(kāi)發(fā)的硬件建模語(yǔ)言。那時(shí)它只是一種專用語(yǔ)言，由于他們的模擬、仿真器產(chǎn)品的廣泛使用，Verilog HDL 作為一種便于使用且實(shí)用的語(yǔ)言逐漸為眾多設(shè)計(jì)者所接受。Verilog HDL語(yǔ)言于1990年被推向公眾領(lǐng)域。Open Verilog International（OVI）是促進(jìn)Verilog發(fā)展的國(guó)際性組織，1 9 9 2年， OVI

27、決定致力于推廣Verilog OVI標(biāo)準(zhǔn)成為IEEE標(biāo)準(zhǔn)。這一努力最后獲得成功， Verilog 語(yǔ)言于1 9 9 5年成為IEEE標(biāo)準(zhǔn)，稱為IEEE Std1 3 6 41 9 9 5。完整的標(biāo)準(zhǔn)在Verilog硬件描述語(yǔ)言參考手冊(cè)中有詳細(xì)描述。Verilog HDL vs. VHDLVerilog HDL 和VHDL 都是用于邏輯設(shè)計(jì)的硬件描述語(yǔ)言并且都已成為IEEE 標(biāo)準(zhǔn)。VHDL 是在1987 年成為IEEE 標(biāo)準(zhǔn)，Verilog HDL 則在1995 年才正式成為IEEE 標(biāo)準(zhǔn)。Verilog HDL 和VHDL 共同的特點(diǎn):能形式化地抽象表示電路的行為和結(jié)構(gòu)支持邏輯設(shè)計(jì)中層次與范圍

28、的描述，可借用高級(jí)語(yǔ)言的精巧結(jié)構(gòu)來(lái)簡(jiǎn)化電路行為的描述具有電路仿真與驗(yàn)證機(jī)制以保證設(shè)計(jì)的正確性支持電路描述由高層到低層的綜合轉(zhuǎn)換硬件描述與實(shí)現(xiàn)工藝無(wú)關(guān)，有關(guān)工藝參數(shù)可通過(guò)語(yǔ)言提供的屬性包括進(jìn)去,便于文檔管理,易于理解和設(shè)計(jì)重用。Verilog HDL vs. VHDL (cont.)Verilog HDL 和VHDL 又各有其自己的特點(diǎn)：Verilog HDL 擁有更廣泛的設(shè)計(jì)群體，成熟的資源也遠(yuǎn)比VHDL 豐富Verilog HDL 是一種非常容易掌握的硬件描述語(yǔ)言（類C語(yǔ)言），而掌握VHDL 設(shè)計(jì)技術(shù)就相對(duì)比較困難（類Ada語(yǔ)言）。一般認(rèn)為Verilog HDL 在系統(tǒng)級(jí)抽象方面比VHDL

29、略差一些,而在門(mén)級(jí)開(kāi)關(guān)電路描述方面比VHDL 強(qiáng)得多大學(xué)、研究機(jī)構(gòu)更多使用VHDL，而工業(yè)界更多使用Verilog HDL2.5.1 Verilog語(yǔ)言的基本語(yǔ)法規(guī)則對(duì)數(shù)字電路進(jìn)行描述，常稱為建模，為了對(duì)數(shù)字電路進(jìn)行描述，Verilog語(yǔ)言規(guī)定了一套完整的語(yǔ)法結(jié)構(gòu)。1間隔符: Verilog 的間隔符主要起分隔文本的作用，可以使文本錯(cuò)落有致，便于閱讀與修改。間隔符包括空格符（b）、TAB 鍵（t）、換行符（n）及換頁(yè)符。2注釋符:注釋只是為了改善程序的可讀性，在編譯時(shí)不起作用。多行注釋符(用于寫(xiě)多行注釋): /* - */；單行注釋符 :以/開(kāi)始到行尾結(jié)束，為注釋文字。為了表示數(shù)字邏輯電路的邏

30、輯狀態(tài)，Verilog語(yǔ)言規(guī)定了4種基本的邏輯值。 0邏輯0、邏輯假 1邏輯1、邏輯真 x或X不確定的值（未知狀態(tài)） z或Z高阻態(tài)標(biāo)識(shí)符:給對(duì)象（如模塊名、電路的輸入與輸出端口、變量等）取名所用的字符串。以英文字母或下劃線開(kāi)始。如，clk、counter8、_net、bus_A 。區(qū)分大、小寫(xiě)。關(guān)鍵詞:是Verilog語(yǔ)言本身規(guī)定的特殊字符串，用來(lái)定義語(yǔ)言的結(jié)構(gòu)。例如，module、endmodule、input、output、wire、reg、and等都是關(guān)鍵詞。關(guān)鍵詞通常是小寫(xiě)，關(guān)鍵詞不能作為標(biāo)識(shí)符使用 。4邏輯值集合3標(biāo)識(shí)符和關(guān)鍵詞2.5.1 Verilog語(yǔ)言的基本語(yǔ)法規(guī)則5常量及其表

31、示實(shí)數(shù)型常量十進(jìn)制記數(shù)法 如： 0.1、2.0、5.67常量十進(jìn)制數(shù)形式:表示有符號(hào)常量。如：30、2整數(shù)型例如：3b101、5o37、8he3，8b1001_0011 2.5.1 Verilog語(yǔ)言的基本語(yǔ)法規(guī)則在程序運(yùn)行過(guò)程中，其值不能被改變的量稱為常量。帶基數(shù)的形式: 格式為：科學(xué)記數(shù)法 如: 23_5.1e2、5E4增加可讀性 為了將來(lái)修改程序的方便和改善程序的可讀性，Verilog允許用參數(shù)定義語(yǔ)句定義一個(gè)標(biāo)識(shí)符來(lái)代表一個(gè)常量，稱為符號(hào)常量。定義的格式：parameter 參數(shù)名1常量表達(dá)式1，參數(shù)名2常量表達(dá)式2，例如：parameter BIT=1, BYTE=8, PI=3.1

32、4;6字符串:字符串是雙撇號(hào)內(nèi)的字符序列。5常量及其表示2.5.1 Verilog語(yǔ)言的基本語(yǔ)法規(guī)則在程序運(yùn)行過(guò)程中，其值不能被改變的量稱為常量。Verilog HDL 中變量的數(shù)據(jù)類型有兩大類。線網(wǎng)類型。net type 是硬件電路中元件之間實(shí)際連線的抽象。它的值由驅(qū)動(dòng)元件的值決定，例如連續(xù)賦值或門(mén)的輸出。如果沒(méi)有驅(qū)動(dòng)元件連接到線網(wǎng)，線網(wǎng)的缺省值為z（高阻）。寄存器類型。register type表示一個(gè)抽象的數(shù)據(jù)存儲(chǔ)單元，它只能在always語(yǔ)句和initial語(yǔ)句中被賦值，并且它的值從一個(gè)賦值到另一個(gè)賦值被保存下來(lái)。寄存器類型的變量具有x的缺省值。2.5.2 變量的數(shù)據(jù)類型線網(wǎng)類型： w

33、ire tri, wor, trior, wand, triand, trireg, tri1, tri0wire型變量的定義格式例如：wire rdy, finish; /2個(gè)1位的連線。 wire 3:0 result1, result2; /2個(gè)4位的連線 wire 32:1 busA，busB;/2個(gè)32位的連線使用assign賦值，例如：assign rdy = a & b; /rdy賦值為a和b的與操作結(jié)果assign #20 result = a * b; /result經(jīng)過(guò)20個(gè)時(shí)間單位后賦值為a*b2.5.2 變量的數(shù)據(jù)類型寄存器類型： reg integer 一般相當(dāng)于32

34、位的reg（可能更多），但不允許作為位向量訪問(wèn)，用于高層次建模。 time, real。reg型變量的定義格式： 例如：reg rdy, finish; /2個(gè)1位的寄存器reg 3:0 result; /1個(gè)4位的寄存器。寄存器類型表示一個(gè)抽象的數(shù)據(jù)存儲(chǔ)單元，它具有狀態(tài)保持作用，只是一個(gè)保存數(shù)值的變量。寄存器型變量只能在initial或always內(nèi)部被賦值。2.5.2 變量的數(shù)據(jù)類型寄存器類型： reg integer 一般相當(dāng)于32位的reg（可能更多），但不允許作為位向量訪問(wèn)，用于高層次建模。 time, real。Integer型變量用于對(duì)整數(shù)型常量進(jìn)行存儲(chǔ)和運(yùn)算，是有符號(hào)的數(shù)，不能

35、使用位矢量進(jìn)行定義。real型變量用于對(duì)實(shí)數(shù)型常量進(jìn)行存儲(chǔ)和運(yùn)算，實(shí)數(shù)不能定義范圍，其默認(rèn)值為零。當(dāng)實(shí)數(shù)值被賦給一個(gè)integer型變量時(shí)，只保留整數(shù)部分的值，小數(shù)點(diǎn)后面的值被截掉。time型變量主要用于存儲(chǔ)仿真的時(shí)間，只存儲(chǔ)無(wú)符號(hào)數(shù)。2.5.2 變量的數(shù)據(jù)類型2.5.2 變量的數(shù)據(jù)類型real delta； /聲明一個(gè)實(shí)數(shù)型變量；initial begin delta=4e10; /給delta賦值 delta2.13; endinteger i; /聲明一個(gè)整型變量； initial idelta； 線網(wǎng)類型使用assign語(yǔ)句賦值，稱為連續(xù)賦值寄存器使用“=”或”=“賦值，并只能用于in

36、itial、always、task和function塊內(nèi)！注意兩者區(qū)別： a = b; /執(zhí)行到此語(yǔ)句后a的值馬上更新為b，稱為阻塞性賦值。 a = 關(guān)系 =等于= = !=縮位& &| | 邏輯&| 條件？：2、運(yùn)算符的優(yōu)先級(jí)2.5.3 運(yùn)算符及優(yōu)先級(jí)優(yōu)先級(jí)的順序從下向上依次增加，位于頂部行的運(yùn)算符的優(yōu)先級(jí)最高，在最底部行的優(yōu)先級(jí)最低。列在同一行的運(yùn)算符的優(yōu)先級(jí)相同。所有運(yùn)算符在表達(dá)式中都是從左向右結(jié)合的，使用圓括號(hào)可以改變運(yùn)算符的先后順序。Verilog內(nèi)置的12個(gè)基本門(mén)級(jí)元件 元件符號(hào)功能說(shuō)明元件符號(hào)功能說(shuō)明andorxor多輸入端的與門(mén)多輸入端的或門(mén)多輸入端的異或門(mén)nandnorxno

37、r多輸入端的與非門(mén)多輸入端的或非門(mén)多輸入端的異或非門(mén)buf多輸出端的緩沖器not多輸出端的反相器bufif1bufif0控制信號(hào)高電平有效的三態(tài)緩沖器控制信號(hào)低電平有效的三態(tài)緩沖器notif1notif0控制信號(hào)高電平有效的三態(tài)反相器控制信號(hào)低電平有效的三態(tài)反相器多輸入門(mén)多輸出門(mén)三態(tài)門(mén)2.5.4 Verilog內(nèi)部的基本門(mén)級(jí)元件Verilog 基本門(mén)級(jí)元件 and n-input AND gate nand n-input NAND gate or n-input OR gate nor n-input NOR gate xor n-input exclusive OR gate xnor n

38、-input exclusive NOR gate buf n-output buffer not n-output inverter bufif0 tri-state buffer; Io enable bufif1 tri-state buffer; hi enable notif0 tri-state inverter; Io enable notif1 tri-state inverter; hi enable1、多輸入門(mén)只允許有一個(gè)輸出，但可以有多個(gè)輸入（and、nand、or、nor、xor、xnor）。 and A1（out，in1，in2，in3）； 輸入2xxx1zxxx1x

39、xx01111110zx10 輸入1nand nand真值表X- 不確定狀態(tài)Z- 高阻態(tài) and真值表x0zx0 xx10100000zX10 輸入1and輸入2xxxxx調(diào)用名（可省略）多輸入門(mén)的調(diào)用格式2.5.4 Verilog內(nèi)部的基本門(mén)級(jí)元件XX1XZXX1XX11111XX100ZX10 輸入1 or輸入2 or真值表輸入2XXXXZXXXXXXX011XX100ZX10 輸入1 xorxor真值表1、多輸入門(mén)多輸入門(mén)的輸出不可能是高阻態(tài)。2.5.4 Verilog內(nèi)部的基本門(mén)級(jí)元件2、多輸出門(mén)允許有多個(gè)輸出，但只有一個(gè)輸入（buf、not）。 Not N1(out1，out2，in

40、)；xx10zx10 輸 入buf輸 出 buf真值表 輸 出xx01zx10 輸 入notnot真值表 Buf B1(out1，out2，in)；out1inout2outNout1inout2outN2.5.4 Verilog內(nèi)部的基本門(mén)級(jí)元件3、三態(tài)門(mén)有一個(gè)輸出、一個(gè)數(shù)據(jù)輸入和一個(gè)輸入控制。如果輸入控制信號(hào)無(wú)效，則三態(tài)門(mén)的輸出為高阻態(tài)z。bufif1、bufif0、notif1、notif0 bufif1 B1（out1，in，ctrl）；bufif0 B0（out1，in，ctrl）；notif1 N1（out1，in，ctrl）；noif0 N1（out1，in，ctrl）；一般調(diào)用形式： 2.5.4 Verilog內(nèi)部的基本門(mén)級(jí)元件bufif1真值表xxxzzxxxzx1/z1z10/z0z0zx10控制輸入bufif1數(shù)據(jù)輸入0/z1/zxxxzzxxxzx0/z0/z0z11/z1/z10zzx10控制輸入notif1