數(shù)字頻率計基本內(nèi)容

1、-. z1.熟悉CPLD的開發(fā)軟件的根本使用。2.理解頻率計的測量原理。3.掌握CPLD邏輯電路設(shè)計方法。4.掌握虛擬數(shù)字頻率計的軟件設(shè)計。 二、實驗任務(wù)和容 1. 在CPLD中設(shè)計一個數(shù)字頻率計電路，設(shè)計要求為： 測量圍：1Hz1MHz, 分辨率, 數(shù)碼管動態(tài)掃描顯示電路的CPLD下載與實現(xiàn)。 2.使用LabVIEW進展虛擬頻率計的軟件設(shè)計。要求設(shè)計軟件界面，閘門時間為4檔，1s,100ms,10ms,1ms,頻率數(shù)字顯示。 3使用設(shè)計虛擬邏輯分析儀軟件和CPLD電路，進展軟硬件調(diào)試和測試 三、實驗器材 1. SJ-8002B電子測量實驗箱 1臺2計算機(具有運行windows2000和圖形

2、化控件的能力) 1臺 3函數(shù)發(fā)生器 1臺 4.SJ-7002 CPLD實驗板 塊 5.短接線假設(shè)干 四、實驗原理 4.1.測頻原理 所謂頻率，就是周期性信號在單位時間變化的次數(shù)。電子計數(shù)器是嚴(yán)格按照fN/T的定義進展測頻，其對應(yīng)的測頻原理方框圖和工作時間波形如圖1 所示。從圖中可以看出測量過程：輸入待測信號經(jīng)過脈沖形成電路形成計數(shù)的窄脈沖，時基信號發(fā)生器產(chǎn)生計數(shù)閘門信號，待測信號通過閘門進入計數(shù)器計數(shù)，即可得到其頻率。假設(shè)閘門開啟時間為T、待測信號頻率為f*，在閘門時間計數(shù)器計數(shù)值為N，則待測頻率為 f* = N/T (1) 假設(shè)假設(shè)閘門時間為1s，計數(shù)器的值為1000，則待測信號頻率應(yīng)為10

3、00Hz或1.000kHz，此時，測頻分辨力為1Hz。 本實驗的閘門時間分為為4檔：1s,100ms,10ms,1ms。 圖1 測頻原理框圖和時間波形 42 數(shù)字頻率計組成 本實驗要求的數(shù)字頻率計組成如圖2所示，頻率計的硬件電路圖1所示在CPLD芯片中實現(xiàn)，測量結(jié)果通過實驗箱提供的EPP通信接口送給計算機，頻率計的軟件和人機界面由計算機完成，同時計算機還可輸出清零和閘門選擇的控制信號給電路。 本實驗的任務(wù)一是在提供的CPLD實驗板上設(shè)計和實現(xiàn)頻率計測量電路，二是在計算機上使用LabVIEW軟件設(shè)計頻率計界面和程序。 圖2 數(shù)字頻率計組成框圖 4.3 CPLD特點和設(shè)計流程 CPLD器件是由用戶

4、配置以完成*種邏輯功能的電路，本CPLD實驗電路板選用ALTERA公司的EPM7128SLC84器件，其特點為：84引腳Pin，部有128個宏單元、2500個等效邏輯門、15ns的速度、PLCC84封裝形式。除電源引腳、地線引腳、全局控制引腳和JTAG引腳外，共提供了64個可用I/O腳，這些引腳可以任意配置為輸入、輸出和雙向方式。 CPLD的設(shè)計流程如圖3所示，本實驗采用的設(shè)計軟件為ALTERA公司的Quartus ，下載方式采用的是并口電纜ByteBlaster。下載時的硬件設(shè)置操作如圖4所示。 圖3 CPLD設(shè)計流程和并行電纜下載示意圖 圖4 下載時的硬件設(shè)置選ByteBlaster4.4

5、 CPLD實驗電路板 1數(shù)字信號輸入：8個ONOFF(K1K8)開關(guān) 2) 數(shù)字信號輸出顯示：8個LED燈(LED1LED8)，低電平點亮 3) 6個LED 7段數(shù)碼管，采用動態(tài)掃描方式，L1、L2、L3為位選信號，低有效，A、B、G為7段碼，DP為小數(shù)點，均為低有效。 4 時鐘晶振：頻率為1MHz，已連接到CPLD的時鐘引腳 注：使用CPLD板的1.000MHz的晶振時鐘，需放置CPLD板上S1短路塊位置在右面。 圖5 CPLD實驗板電路板照片和組成框圖 4.5 CPLD實驗電路板原理和與實驗箱62芯插座連接關(guān)系 圖6 為CPLD板的詳細電路圖。 CPLD可供用戶自定義的引腳見表1，共有25

6、個引腳，均可根據(jù)需要定義為輸入或輸出。 CPLD與實驗箱62芯插座定義表見表2，可使用3個8位的數(shù)字I/O口作為頻率計的輸入計數(shù)結(jié)果，1個5位的單向數(shù)據(jù)輸出口為頻率計的控制口。 表1 用戶可用的CPLD自定義I/O引腳 P4 P5P6P8P9P10P11P15P16P17P18P20P21P22P24P25P27P28P29P30P31P77P79P80P81 表2 CPLD和62芯插座連線引腳定義 引腳 名稱 CPLD芯片引腳 62芯插座引腳 說明 引腳 名稱 CPLD對應(yīng)腳 62芯插座引腳 說明 DO0P4016數(shù)字I/O口 地址為03HDO24P6328單向輸出口 地址為06HDO1P3

7、648DO25P7660DO2P4117DO26P6429DO3P4449DO27P7561DO4P4518DO28P6830DO5P4650VCCP3,P13,P26,P3P43,P5,P66,P7831,62+5V電源 DO6P4819DO7P4951DO8P5020數(shù)字I/O口 地址為04HDO9P5152GNDP1,P7,P19,P32,P42,P47,P59,P72,P82,P8413,44電源地 DO10P5521DO11P5253DO12P5422DO13P6554DO14P5723CPLD時鐘源 sourceCLKP8345由S1短路 選擇接 CPLD-CLK1DO15P675

8、5DO16P5624數(shù)字I/O口 地址為05HDO17P6956DO18P5825outsideclkP3915選擇接(P83)DO19P7057allCLRP3547系統(tǒng)總清零 DO20P6126outside_triP3714外部觸發(fā) DO21P7358DO22P6027DO23P7459 圖6 CPLD實驗板電路原理圖 五、設(shè)計指導(dǎo)： 分為CPLD硬件電路設(shè)計和虛擬頻率計軟件設(shè)計兩局部5.1 CPLD硬件電路設(shè)計 CPLD設(shè)計和調(diào)試的過程是：任務(wù)分析，層次分解，得到頂層設(shè)計框圖，大致確定每個子模快子電路的功能、輸入和輸出；子?？祀娐吩O(shè)計和軟件仿真；完成頂層電路設(shè)計，頂層仿真；分配引腳，下

9、載，連線和調(diào)試。 5.1.1設(shè)計任務(wù)分析和頂層設(shè)計 根據(jù)設(shè)計任務(wù)，可分為四大局部： 1閘門時間和測量控制：閘門時間分別為1s,100ms,10ms,1ms，由1MHz的基準(zhǔn)時鐘分別產(chǎn)生1Hz,10Hz,100Hz，1kHz的時基信號作為閘門控制信號，同時控制測量結(jié)果的鎖存。 2多位計數(shù)器電路：根據(jù)閘門時間最長為1秒，被測信號頻率最高為1MHz，所以選用6位十進制計數(shù)器，保證測量計數(shù)器不溢出。6位十進制的計數(shù)器對被測信號的脈沖進展計數(shù)，輸出6位十進制計數(shù)值，每位都用4位BCD碼表示，共有24根線。每次測量開場前清零計數(shù)值。 3計數(shù)結(jié)果鎖存和實驗箱接口：在每次測量閘門時間到時使用鎖存器鎖存計數(shù)值6

10、位BCD碼，供計算機讀數(shù)。 4計數(shù)結(jié)果6位數(shù)碼管動態(tài)顯示電路： 設(shè)計一個6位BCD選1的多路數(shù)據(jù)選擇器，輸出的一位BCD碼4根線送給BCD七段譯碼器譯成段信號，從CPLD輸出給數(shù)碼管的7段。同時多路數(shù)據(jù)選擇器的控制選通信號需要3根，必須與6位數(shù)碼管的位選信號同步。位選信號來自電路板的時鐘1MHz分頻，在用譯碼器譯碼每次只能選中一個數(shù)碼管。要保證多位顯示均勻和不閃爍，請計算和設(shè)計分頻的頻率和電路。 根據(jù)CPLD電路的層次化設(shè)計功能，設(shè)計出如圖7所示的頂層設(shè)計框圖?；贑PLD的簡易數(shù)字頻率計的設(shè)計圖(2021-12-2615:59)摘要：CPLD器件的出現(xiàn)給現(xiàn)代電子設(shè)計帶來了極大的方便和靈活性，

11、使復(fù)雜的數(shù)字電子系統(tǒng)設(shè)計變?yōu)樾酒壴O(shè)計，同時還可以很方便地對設(shè)計進展在線修改。首先介紹了頻率計的測頻原理，然后利用CPLD芯片進展測頻計數(shù)，從而實現(xiàn)了簡易數(shù)字頻率計的設(shè)計。此頻率計的設(shè)計采用基于VHDL的Top-Down(自上而下)的設(shè)計方法，從系統(tǒng)總體要求出發(fā)，自上而下地逐步將設(shè)計容細化，最后完成系統(tǒng)硬件的整體設(shè)計。所設(shè)計的電路在GW48系列SoPC/EDA實驗箱上通過硬件仿真，下載到目標(biāo)器件上運行，能夠滿足實際測量頻率的要求。0 引言目前已經(jīng)有不少文獻分別從不同的角度對此問題進展了討論和研究。有基于FPGA實現(xiàn)的，F(xiàn)PGA的性差，它的分段式布線構(gòu)造決定了其延遲的不可預(yù)測性，它的編程信息需存

12、放在外部存儲器上，使用方法復(fù)雜；也有用標(biāo)準(zhǔn)邏輯器件實現(xiàn)的，用標(biāo)準(zhǔn)邏輯器件使系統(tǒng)布線復(fù)雜、體積功耗大、可靠性差、設(shè)計周期長，交流和修改不方便。該頻率計采用先進的EDA技術(shù)及自上而下的設(shè)計，使用CPLD芯片，CPLD具有連續(xù)連接構(gòu)造，易于預(yù)測延時，使電路仿真更加準(zhǔn)確，且編程方便、速度快、集成度高、價格低，從而使系統(tǒng)研制周期大大縮短，產(chǎn)品的性能價格比提高。本頻率計采用流行的VHDL語言編程，并在設(shè)計平臺實現(xiàn)了全部編程設(shè)計。該數(shù)字頻率計的設(shè)計及實現(xiàn)具有良好的應(yīng)用價值和推廣前景。下面對該頻率計的軟硬件設(shè)計進展詳細論述。1 測頻原理1.1 頻率的定義頻率定義為在單位時間，記錄被測信號的變化周期數(shù)(或脈沖個

13、數(shù))。假設(shè)記錄被測信號的的變化周期數(shù)(或脈沖個數(shù))為N*，則被測頻率F*的數(shù)值為N*，單位為：Hz。1.2 根本性能指標(biāo)測頻圍為：1Hz1MHz；測頻精度：相對誤差為1Hz。1.3 頻率計的功能分析由于數(shù)字頻率計是一個需對數(shù)字信號進展測量和顯示的系統(tǒng)，由一片CPLD完成各種測試功能(對被測信號進展計數(shù)等)，最后將測量結(jié)果送數(shù)碼管顯示輸出，因此測頻需要設(shè)置控制電路、計數(shù)電路、鎖存電路、譯碼電路，將這些電路設(shè)計好的各局部連接起來成為一個整體的電路寫人CPLD芯片中，外圍電路由顯示電路、產(chǎn)生1Hz的方波電路組成。控制電路是對計數(shù)電路、鎖存電路和譯碼電路進展時序的控制。其控制要求為：先使計數(shù)電路在1s

14、進展計數(shù)，接著在下一個1s鎖存計數(shù)的結(jié)果，最后將鎖存的數(shù)據(jù)進展譯碼和顯示。在第一個測量顯示周期完畢后，控制電路將再次發(fā)出控制信號，先對功能電路清零，然后使系統(tǒng)開場第二個測量周期的工作。計數(shù)電路是對被測信號的頻率進展計數(shù)的主功能電路。根據(jù)頻率的定義和測頻的根本原理，必須由一個脈寬為1s的對被測信號脈沖計數(shù)的允許信號，其測量結(jié)果為被測信號在1s的脈沖個數(shù)，即被測信號的頻率。由于被測信號的頻率測頻圍為1Hz1MHz，因此用計數(shù)電路測量時，使用6個輸出為4位的二進制數(shù)計數(shù)器。此計數(shù)器從個位開場到高位分別進展計數(shù)，使低位計數(shù)器的進位與高位計數(shù)器的被測信號輸入端相連，從計數(shù)器電路的構(gòu)造可知，該電路輸出信號

15、是由從低位到高位的多組4位二進制表示的十進制數(shù)組成的，用來分別表示被測信號的個、十、百、千等位的數(shù)值。鎖存電路的主要功能是對計數(shù)器計數(shù)輸出的數(shù)據(jù)進展鎖定保存。即使在前級計數(shù)電路的計數(shù)器清零以后，鎖存器依然有保存的數(shù)據(jù)存在，不會造成數(shù)據(jù)的喪失。鎖存電路中的鎖存器是對單個十進制計數(shù)器數(shù)據(jù)進展保存，因此鎖存器的個數(shù)與前一級計數(shù)電路的十進制計數(shù)器的個數(shù)一樣。譯碼電路的功能是將鎖存器保存并將輸出的4位二進制代碼表示的十進制數(shù)進展譯碼轉(zhuǎn)換，將其轉(zhuǎn)換為能直接驅(qū)動數(shù)碼管顯示的十進制數(shù)字字符的輸出信號。顯示電路由共陰數(shù)碼管電路構(gòu)成。由于被測信號的頻率測頻圍為1Hz1MHz，因此需要6個數(shù)碼管對其進展顯示。2 頻

16、率計各模塊設(shè)計2.1 頻率計原理框圖此頻率計的流程為：被測信號fin輸入到CPLD芯片，在控制信號為1Hz時，在CPLD芯片里完成對被測信號的測頻、計數(shù)、鎖存、譯碼，輸出信號接數(shù)碼管顯示，如圖1所示。2.2 CPLD模塊原理框圖由于是一種集成度很高并且可進展用戶定制的數(shù)字芯片，因此測試功能都用一塊CPLD芯片來實現(xiàn)。在硬件電路設(shè)計時，可先將CPLD的部電路分為控制、計數(shù)、鎖存及譯碼四個電路模塊分別進展設(shè)計，然后再將這四個電路模塊有機地結(jié)合成一個能完成測頻功能的整體系統(tǒng)。其CPLD模塊原理框圖如圖2所示。2.2.1 控制電路模塊為實現(xiàn)控制功能，控制電路模塊需輸出三個信號：一是允許對被測信號計數(shù)的

17、計數(shù)信號T-EN；二是將前1s計數(shù)器的計數(shù)值存入鎖存器的鎖存信號LOAD；三是為下一個周期計數(shù)做準(zhǔn)備的計數(shù)器清零信號RST-T。上述三個信號產(chǎn)生的順序是：先提供計數(shù)信號，這種信號使計數(shù)器在1s計數(shù)，即周期為2s的信號；接著是提供鎖存信號，這種信號對計數(shù)值進展鎖存，與計數(shù)信號反向；最后是發(fā)出清零信號，這種信號可對計數(shù)器清零。計數(shù)器清零完畢后又可重新計數(shù)，計數(shù)進入第二個周期?？刂齐娐纺K實際上是一個控制器，它需要一個周期為1 s的信號作為產(chǎn)生并控制控制器輸出的時基信號CLKK?？刂齐娐纺K中各信號符號及端口功能如圖3所示。2.2.2 計數(shù)電路模塊計數(shù)電路模塊將對被測信號進展十進制計數(shù)。它雖然由6個

18、十進制計數(shù)器組成，但采用CPLD后，設(shè)計時只要先制作單個十進制計數(shù)器，然后再將多個構(gòu)造一樣的單個十進制計數(shù)器在CPLD部進展連接就可組合成一個完整的計數(shù)電路模塊。為實現(xiàn)其功能，十進制計數(shù)器需要設(shè)置三個輸入端：即被測信號輸入端CLK、計數(shù)器狀態(tài)清零端RST和計數(shù)器工作使能端ENA。需要設(shè)置四個輸出端，即OUTY0，OUTY1，OUTY2和OUTY3，由這四個輸出端輸出4位二進制代碼來表示十進制數(shù)。同時，還需要設(shè)置進位輸出端COUNT。需要設(shè)置四個輸出端，即OUTY0，OUTY1，OUTY2和OUTY3，由這四個輸出端輸出4位二進制代碼來表示十進制數(shù)。同時，還需要設(shè)置進位輸出端COUNT。設(shè)置進位

19、輸出端COUNT是因為單個十進制計數(shù)器只能表示被測信號頻率在個、十、百、千等位中的一個數(shù)位的數(shù)據(jù)。被測信號的頻率是從個位計數(shù)器開場計數(shù)的，被測信號變化一次，個位計數(shù)器輸出加1，當(dāng)被測信號變化10次時，個位計數(shù)器輸出為0，而十位計數(shù)器輸出加1，當(dāng)十位計數(shù)器計滿10次時，十位計數(shù)器輸出為0，而百位計數(shù)器輸出加1，依次類推，直至千位、萬位或更高位。上述十進制計數(shù)器都是滿10進1，且進位時計數(shù)器清零并重新計數(shù)。計數(shù)電路模塊中的單個計數(shù)器符號及端口功能如圖4所示。2.2.3 鎖存電路模塊鎖存電路模塊可使顯示電路的工作穩(wěn)定而可靠，防止計數(shù)電路模塊清零時引起顯示閃爍的現(xiàn)象。鎖存電路模塊是由多個鎖存器組成。每

20、個鎖存器都是用來鎖存與其單獨相連的計數(shù)器的輸出數(shù)據(jù)。由于每個鎖存器鎖存的都是4位二進制代碼表示的十進制數(shù)，其功能完全一樣，因此只需要設(shè)計制作一個鎖存器就可連接組合成一個鎖存電路模塊。為實現(xiàn)其功能，鎖存器需設(shè)置一個使鎖存器工作的使能端LOAD，四個數(shù)據(jù)輸入端即DIN0，DIN1，DIN2和DIN3，并由它們輸入計數(shù)器的計數(shù)值，還需設(shè)置四個鎖存數(shù)據(jù)的輸出端：即DOUT0，DOUT1，DOUT2和DOUT3。鎖存電路模塊中單個鎖存器的符號及端口功能如圖5所示。2.2.4 譯碼電路模塊譯碼電路模塊可對表示十進制數(shù)的4位二進制代碼進展編碼，此模塊可直接連接數(shù)碼管驅(qū)動器，從而驅(qū)動數(shù)碼管顯示出相應(yīng)的阿拉伯?dāng)?shù)

21、字等字符。與鎖存器電路模塊設(shè)計一樣，它也只需要先設(shè)計一個單個的譯碼器，然后通過連接組合就可構(gòu)成譯碼電路模塊，從而實現(xiàn)譯碼功能。為實現(xiàn)其功能，單個譯碼器需要設(shè)置4個數(shù)據(jù)輸入端：即d0，d1，d2和d3，并由這些端口輸入鎖存電路模塊輸出的4位二進制數(shù)據(jù)，需要設(shè)置7個輸出端：即q0，q1，q2，q3，q4，q5和q6，它們分別連接7段數(shù)碼管的7個顯示輸入端。譯碼電路模塊中單個譯碼器符號及端口功能如圖6所示。3 軟件設(shè)計根據(jù)前面的分析，采用VHDL語言設(shè)計一個簡易的數(shù)字頻率計，運用自頂向下的設(shè)計思想，將系統(tǒng)按功能逐層分割的層次化設(shè)計方法進展設(shè)計。在頂層對部各功能塊的連接關(guān)系和對外的接口關(guān)系進展了描述，而功能塊的邏輯功能和具體實現(xiàn)形式則由下一層模塊來描述。即控制、計數(shù)、鎖存、譯碼四個實現(xiàn)數(shù)字頻率計的核心模塊，然后根據(jù)圖