集成電路原理：組合電路系列

1、組合電路系列靜態(tài)有比動態(tài)傳輸管邏輯努力復(fù)習(xí)一個門的邏輯努力定義為這個門的輸入電容與一個能提供與這個門相同輸出電流的反相器的輸入電容之比組合電路系列的分類靜態(tài)CMOS復(fù)合門輸入順序不對稱門偏斜門（Skewed gate）有比電路偽nMOS共輸出CMOS串聯(lián)電壓開關(guān)邏輯（CVSL）動態(tài)電路有足和無足動態(tài)電路多米諾邏輯（鏈）復(fù)合門的比較F=AB+CD10020H=100/20=5G=(4/3)(4/3)=16/9P=2+2=4F=GBH=80/9N=2NF1/N+P=2(80/9)1/2+4=22.98+4 = 9.96 ()H=100/20=5G=(6/3) 1=2P=12/3+1=5F=GBH=

2、10N=2NF1/N+P=2(10)1/2+4=23.16+5 = 11.32 ()單級f=2.98=(Cout/Cin)gAND2單級f=3.16=(Cout/Cin)gINV單級f=2.98=(Cout/Cin)gAND2單級f=3.16=(Cout/Cin)gINVCin=100 (4/3)/2.98=44 Cin=100 1/3.16=31 邏輯努力的輸入端相關(guān)性輸入順序的影響A先B后，7RCB先A后，6RC將晚到達的信號放在內(nèi)層不對稱門讓重要的輸入端口時延最小完全對稱門讓輸入端口完全對等偏斜門讓重要的跳變發(fā)生的更快P/N 比最小延時邏輯門注意由有比電路有比電路有比電路的上下拉網(wǎng)絡(luò)的比

3、值影響輸出（低）電平偽nMOS靜態(tài)特性在CMOS工藝中實現(xiàn)pMOS管的柵接地（導(dǎo)通）P越寬驅(qū)動能力強（好）上升延時?。ê茫￢OL大（壞）VTC斜率?。▔模╈o態(tài)電流大（壞）速度和噪聲容限的折中最優(yōu)P/N=1/4(這是驅(qū)動強度)1/3 1/6 一般）柵極接地VOL難以接近0靜態(tài)直流變大傳輸特性陡峭程度偽nMOS動態(tài)特性特點上升的邏輯努力大，寄生延時大下降的邏輯努力小，寄生延時小平均邏輯努力比單位反相器小注意PMOS任何時候?qū)ǎú⒋蠖鄶?shù)時候處于飽和電流狀態(tài)）PMOS在下拉時提供競爭電流使用電流計算將更方便（體現(xiàn)競爭電流）反相器兩輸入與非門兩輸入與非門兩輸入與非門P/N=1/4計算偽nMOS的邏輯努

4、力A2/3Y4/3PMOS, W=2/3 I=(1/3)I0寬度為2的PMOS的驅(qū)動能力和寬度為1的NMOS相當(dāng)為I0NMOS, W=4/3 I=(4/3)I0上升：NMOS關(guān)閉，驅(qū)動Y上升的電流為IP=(1/3)I0要達到為I0的驅(qū)動能力（和單位反相器相同）整個偽nMOS需要放大三倍此時輸入電容為(4/3) 3 = 4C，為單位反相器3的4/3倍所以gu=4C/3C = 4/3寄生擴散電容為(2/3)C+(4/3)C=2CRC C/I 2C/(1/3I0)=6C/I0,是單位反相器3C/I0的2倍p=2下降：NMOS導(dǎo)通，驅(qū)動Y上升的PMOS電流為IP=(1/3)I0 驅(qū)動Y下降的NMOS電

5、流為IN=(4/3) I0競爭所達到的總下降驅(qū)動電流為IN-IP=I0此時輸入電容為(4/3) C ，為單位反相器3的4/9倍所以gd=(4/3)C/3C= 4/9寄生擴散電容為(2/3)C+(4/3)C=2CRC C/I 2C/(3I0)=2/3(C/I0),是單位反相器3C/I0的2/3倍p=2/32/3Y4/3反相器(1/3)I0(1/3)I0(4/3)I0gavg=8/9pavg=12/9計算偽nMOS的邏輯努力PMOS, W=2/3 I=(1/3)I0寬度為2的PMOS的驅(qū)動能力和寬度為1的NMOS相當(dāng)為I0單個NMOS, W=8/3 I=(8/3)I0串聯(lián)NMOS，Ipulldow

6、n=(8/3)I0/2=(4/3)I0上升：NMOS關(guān)閉，驅(qū)動Y上升的電流為IP=(1/3)I0要達到為I0的驅(qū)動能力（和單位反相器相同）整個偽nMOS需要放大三倍此時輸入電容為(8/3) 3 = 8C，為單位反相器3的8/3倍所以gu=8C/3C = 8/3寄生擴散電容為(2/3)C+(8/3)C=(10/3)CRC C/I (10/3)C/(1/3I0)=(30/3)C/I0,是單位反相器3C/I0的(30/9)倍 p=30/9=10/3下降：NMOS導(dǎo)通，驅(qū)動Y上升的PMOS電流為IP=(1/3)I0 驅(qū)動Y下降的NMOS電流為IN=(4/3) I0競爭所達到的總下降驅(qū)動電流為IN-IP

7、=I0此時輸入電容為(8/3) C ，為單位反相器3的8/9倍所以gu=(8/3)C/3C= 8/92/3反相器ABY8/38/3由于下降時寄生電容不變，驅(qū)動能力強3倍，所以下降延時為上升的1/3 pd=10/9下降邏輯努力為上升的1/3 gd=8/9gavg=16/9pavg=20/9練習(xí)：計算偽nMOS兩輸入與非門的邏輯努力2/3AY4/34/3B偽nMOS門在構(gòu)造或非門時有優(yōu)勢快速的寬或非門及相關(guān)結(jié)構(gòu)（ROM,PLA)非常有用（在功耗允許的情況下）共輸出CMOS亦被稱為對稱或非門（Symmetric NOR）能比一個倆輸入的為nMOS或非門有更高的性能和更低的功耗（面積、結(jié)構(gòu)？）2/34

8、/32/34/3Y0112/3Y4/32/34/32/34/3Y002/34/32/34/3Y11A=0, B=1，和一個偽nMOS相同A=1, B=1兩個PMOS管截止，無靜態(tài)電流A=0, B=0兩個PMOS管同時上拉，驅(qū)動能力強串聯(lián)電壓開關(guān)（CVSL）利用有比電路的優(yōu)點，但希望沒有靜態(tài)功耗YY10011110Vdd111VddVdd0柵上高電平PMOS管截止柵上低電平PMOS管導(dǎo)通但源漏無壓差所以也沒有電流下拉網(wǎng)絡(luò)須有兩個，并且輸出互補（）CVSL的雙輸入與非門兩個下拉網(wǎng)絡(luò)互補輸入互補拓?fù)浣Y(jié)構(gòu)互補（串并互補）特點：所有的邏輯由nMOS實現(xiàn)，減少了輸入電容反饋作用會關(guān)斷pMOS管，穩(wěn)態(tài)的邏輯

9、電平正確沒有靜態(tài)電流拉高時的驅(qū)動能力仍由pMOS尺寸決定同時要求有向低電平和高電平的跳變，增加了延時翻轉(zhuǎn)期間仍然具有競爭電流CVSL的4輸入異或門動態(tài)電路動態(tài)電路與偽nMOS一樣，希望輸入只接nMOS期望減少靜態(tài)電流避免競爭帶來的nMOS尺寸增大靜態(tài)CMOS偽nMOS動態(tài)反相器無足動態(tài)電路的工作原理時鐘為低時，PMOS導(dǎo)通，Y為高，預(yù)充但此時A若為高，則會有競爭（通過有足解決）時鐘為高時，PMOS截止若A輸入為高，則Y被下拉（并且無競爭電流）若A輸入為低，則Y被保持邏輯上仍然完成反相器的功能但，要求輸入單調(diào)性（通過多米諾解決）有足動態(tài)反相器及網(wǎng)絡(luò)時鐘為低的預(yù)充電期間，下拉網(wǎng)絡(luò)截止，無競爭電流動

10、態(tài)門電路實例預(yù)充管可以很慢（并非關(guān)鍵時間，尺寸小，驅(qū)動弱），減少電容負(fù)載和寄生電容有足邏輯努力稍大， 但有足動態(tài)電路跳變時不存在競爭實現(xiàn)或非門時邏輯努力不取決于輸入的數(shù)目！動態(tài)門的單調(diào)性限制在求值期間若輸入A向下跳變，無法提供上拉電流，故無法及時正確完成邏輯輸出永遠只在求值的時候發(fā)生單調(diào)下降+浮空單調(diào)性限制令級聯(lián)變得困難輸出只在求值期間出現(xiàn)單調(diào)下降輸入?yún)s要求單調(diào)上升來完成邏輯級聯(lián)的情況造成邏輯不正確！動態(tài)門的輸出不能夠作為下一級動態(tài)門的輸入加入反相器形成多米諾邏輯前級求值期間發(fā)生單調(diào)下降則反相器另其輸出變成單調(diào)上升可供后級邏輯在求值階段使用單個時鐘可完成所有邏輯高偏斜門一提高上升輸出性能預(yù)充電同時發(fā)生求值串聯(lián)發(fā)生多米諾輸出為非反向的復(fù)合多米諾邏輯雙軌多米諾邏輯完全邏輯系列同時提供反相和非反相的邏輯函數(shù)互補的輸出可用于檢測計算是否完成面積、功耗較大，連線較復(fù)雜需要互補晶體管失去動態(tài)寬或非們的高效率傳輸管電路傳輸管電路輸出有可能降級即- 發(fā)生閾值損失傳輸門電路同時需要輸入及其反相信號（雙軌邏輯特性）估算，差的時候是其好的時候的2倍2RRNMOS強0PMOS強1通常PMOSNMOS等尺寸傳輸門用于