VerilogHDL數(shù)字設(shè)計與綜合(第二版)第十章課后習(xí)題答案

1、10.6習(xí)題1在下列電路中用到了哪種類型的延遲模型？給模塊Y寫Verilog描述。Youtmnpq答：用到了分布延遲。Verilog描述如下:moduleY(out,m,n,p,q);outputout;inputm,n,p,q;wiree,f;or#11a1(e,m,n);and#8a2(f,p,q);or#4a3(out,e,f);endmodule2.在模塊中用最大延遲把電路轉(zhuǎn)換成集總延遲模型。用集總延遲模型重寫模塊Y的Verilog描述。答：代碼如下：moduleY(out,m,n,p,q);outputout;inputm,n,p,q;wiree,f;ora1(e,m,n);anda

2、2(f,p,q);or#15a3(out,e,f);endmodule3計算習(xí)題1中的電路的每條輸入到輸出路徑的延遲。使用路徑延遲模型寫Verilog描述。使用specify塊。 #VerilogHDL數(shù)字設(shè)計與綜合（第二版）第10章時序和延遲 答：代碼如下：moduleY(out,m,n,p,q);outputout;inputm,n,p,q;wiree,f;specify(m=out)=15;(n=out)=15;(p=out)=12;(q=out)=12;endspecifyora1(e,m,n);anda2(f,p,q);ora3(out,e,f);endmodule4.考慮下圖所示的

3、負(fù)邊沿觸發(fā)的異步復(fù)位D觸發(fā)器。寫模塊D_FF的Verilog描述，只給出輸入/輸出端口和路徑延遲說明。使用并行連接描述路徑延遲。 VerilogHDL數(shù)字設(shè)計與綜合（第二版）第10章時序和延遲 clockD_FFqbardq路徑延遲d-q5d-qbar5clock-q6clocd-qbar7reset-q2reset-qbar3答：代碼如下moduleD_FF(q,qbar,d,clock,reset);outputq,qbar;inputd,clock,reset;regq,qbar;/bittobitspecifyTOC o 1-5 h z(d=q)=5;(clock=q)=6;(rese

4、t=q)=2;(d=qbar)=5;(clock=qbar)=7;(reset=qbar)=3;endspecifyendmodule5假設(shè)所有路徑延遲是5個單位時間，修改習(xí)題4中的D觸發(fā)器。使用q和qbar的全連接來描述路徑延遲。答：moduleD_FF(q,qbar,d,clock,reset);outputq,qbar;inputd,clock,reset;regq,qbar;/fullconnectionspecify(d,clock,reset*q)=5;(d,clock,reset*qbar)=5;endspecifyendmodule6假設(shè)所有路徑延遲定義都使用6個延遲參數(shù)的形式

5、，所有路徑延遲相等。在specify塊中，定義參數(shù)t_01=4,t_10=5，t_Oz=7，t_zl=2，t_lz=3，t_zO=8。使用習(xí)題4中的D觸發(fā)器,以全連接的方式給所有路徑寫6個延遲參數(shù)的說明。答：代碼如下：moduleD_FF(q,qbar,d,clock,reset);outputq,qbar;inputd,clock,reset;regq,qbar;specifyspecparamt_01=4,t_10=5,t_0z=7;specparamt_z1=2,t_1z=3,t_z0=8;(d,clock,reset*q)=(t_01,t_10,t_0z,t_z1,t_1z,t_z0)

6、;(d,clock,reset*qbar)=(t_01,t_10,t_0z,t_z1,t_1z,t_z0);endspecifyendmodule7在習(xí)題4中，如果延遲值對d值有如下依賴關(guān)系，修改D觸發(fā)器延遲說明。如果d=1bO,那么，clockq=5,否則，clock一q=6如果d=1bO,那么，clockqbar=4,否則,clock一qbar=7所有其他延遲是5個單位時間。答：代碼如下：moduleD_FF(q,qbar,d,clock,reset);outputq,qbar;inputd,clock,reset;regq,qbar;specify(d=q)=5;(reset=q)=5;

7、(d=qbar)=5;(reset=qbar)=5;if(d)(clock=q)=6;if(d)(clock=q)=5; VerilogHDL數(shù)字設(shè)計與綜合(第二版) #VerilogHDL數(shù)字設(shè)計與綜合(第二版)if(d)(clock=qbar)=7;if(d)(clock=qbar)=4;endspecifyendmodule8對于習(xí)題7中的D觸發(fā)器，在specify塊中給它加上下列時序檢查內(nèi)容：d相對于clock的最小建立時間是8。d相對于clock的最小保持時間是4。reset信號高有效。reset脈沖的最小寬度是42。答：在第7題的代碼中添加如下代碼，注意題目中要求負(fù)沿觸發(fā)：specify$setup(d,negedgeclock,8);$hold(negedgeclock,d,4);$width(posedgeclock,42);endspecify9描述什么是延遲反標(biāo)注。為延遲反標(biāo)注畫流程圖。答：簡單來說，在前端的設(shè)計中，我們在設(shè)計模塊的過程中不能考慮電路在實際布局布線過程中帶來的時序影響。而且在綜合的過程當(dāng)中，類似于a=#101之類的句子，語句中的延遲部分是被忽略的。所以，在綜合之后，電路與之前設(shè)計的模塊會有很大不