課程設(shè)計(jì)（論文）_基于EDA技術(shù)的航空電源逆變控制電路設(shè)計(jì)

1、基于EDA技術(shù)的航空電源逆變控制電路設(shè)計(jì)摘要：隨著電子電路逆變技術(shù)的不斷發(fā)展與完善，各種控制技術(shù)層出不窮。一方面重要部門(mén)對(duì)用電設(shè)備提出了很高要求，而高品質(zhì)的電子電路需求也隨著增加，另外電子電路設(shè)備的大量使用以及非線性負(fù)載需求的不斷增加使得現(xiàn)在電網(wǎng)的諧波污染非常嚴(yán)重，造成了現(xiàn)在的供需不平橫。因此，這幾年高性能的SPWM逆變器的研究越來(lái)越受越到人們的關(guān)注，控制器也從以前的模擬電路時(shí)代逐步進(jìn)入到現(xiàn)在的全數(shù)字控制時(shí)代。本實(shí)驗(yàn)是要求利用組合式三相逆變電路為模型，應(yīng)用數(shù)字化自然采樣法的原理，根據(jù)一種基于EDA技術(shù)的正弦脈寬調(diào)制法SPWM全數(shù)字化控制的解決方案。通過(guò)應(yīng)用計(jì)數(shù)器和通過(guò)查表的方法，得出一種生成數(shù)

2、字化正弦信號(hào)的算法，并通過(guò)對(duì)正弦信號(hào)的頻率和幅值的調(diào)制，結(jié)合VHDL硬件描述語(yǔ)言的設(shè)計(jì)靈活等特點(diǎn)，設(shè)計(jì)出基于FPGA的數(shù)字化正弦信號(hào)的發(fā)生器，仿真和試驗(yàn)結(jié)果表明，該方法具有實(shí)用價(jià)值，并能夠很好的實(shí)現(xiàn)預(yù)定目標(biāo)。此次逆變電路的作用是達(dá)到電源信號(hào)的轉(zhuǎn)變，其具有很高的實(shí)際應(yīng)用價(jià)值，所以更應(yīng)該設(shè)計(jì)完美。 關(guān)鍵字：EDA FPGA 逆變電路 電源 目 錄1 引言. 12 調(diào)制方案及總體設(shè)計(jì). 2 2.1 調(diào)制方案. 2 建立數(shù)學(xué)模型 2 2.3 總體設(shè)計(jì)分析. . 4 2.4 SPWM數(shù)字化自然采樣法的基本原理. . . . 53 功能模塊設(shè)計(jì)方案. . . 7 3.1 數(shù)字化三角載波的設(shè)計(jì). 7 3.2

3、 數(shù)字化正弦波的設(shè)計(jì). . . 8 3.3 鎖存器的設(shè)計(jì). . 10 3.4 數(shù)字化比較器的設(shè)計(jì). 11 3.5 分頻計(jì)的設(shè)計(jì). 12 3.6 頂層文件設(shè)計(jì). 13 3.7 分頻器CLOCK的設(shè)計(jì). 14 3.8 初始化數(shù)據(jù)文件. 153.9 定制ROM元件. . 15 4 硬件組裝調(diào)試. . 165 實(shí)驗(yàn)總結(jié) 186 參考文獻(xiàn) 197 致 謝201 引言 隨著電子技術(shù)、計(jì)算機(jī)技術(shù)和EDA技術(shù)的不斷發(fā)展，利用FPGACPLD進(jìn)行數(shù)字系統(tǒng)的開(kāi)發(fā)已被廣泛應(yīng)用于通信、航天、醫(yī)療電子、工業(yè)控制等領(lǐng)域。與傳統(tǒng)電路設(shè)計(jì)方法相比，F(xiàn)PGACPLD具有功能強(qiáng)大，開(kāi)發(fā)周期短，投資少，便于追蹤市場(chǎng)變化及時(shí)修改產(chǎn)品

4、設(shè)計(jì)，以及開(kāi)發(fā)工具智能化等特點(diǎn)。近年來(lái)，F(xiàn)PGACPLD發(fā)展迅速，隨著集成電路制造工藝的不斷進(jìn)步，高性價(jià)比的FPGACPLD器件推陳出新，使FPGACPLD成為當(dāng)今硬件設(shè)計(jì)的重要途徑。在FPGACPLD的應(yīng)用設(shè)計(jì)開(kāi)發(fā)中，VHDL語(yǔ)言作為一種主流的硬件描述語(yǔ)言，具有很強(qiáng)的電路描述和建模能力，能從多個(gè)層次對(duì)數(shù)字系統(tǒng)進(jìn)行建模和描述，從而大大簡(jiǎn)化了硬件設(shè)計(jì)任務(wù)，提高了設(shè)計(jì)效率和可靠性，并在語(yǔ)言易讀性和層次化、結(jié)構(gòu)化設(shè)計(jì)方面。表現(xiàn)出了強(qiáng)大的生命力和應(yīng)用潛力。設(shè)計(jì)內(nèi)容及要求。本次實(shí)驗(yàn)是通過(guò)改變開(kāi)關(guān)器件的導(dǎo)通時(shí)間或截止時(shí)間來(lái)改變占空比，通過(guò)控制輸出的電壓脈寬系列的變化規(guī)規(guī)律來(lái)滿足輸出的要求。為滿足設(shè)計(jì)要求，

5、本文采用正弦波脈寬調(diào)制(SPWM)方法，當(dāng)然SPWM波形產(chǎn)生的方法也是多種多樣，有自然采樣法、規(guī)則采樣法和直接面積等效法等。（3）比較和選擇設(shè)計(jì)的系統(tǒng)方案，畫(huà)出系統(tǒng)框圖本文所要提及的逆變電源的特殊性在于他不但能夠提供三相正弦平衡電源,而且要保證在任何內(nèi)外界環(huán)境干擾條件下,任何兩相間的相電壓幅值與頻率保持高度穩(wěn)定(進(jìn)行工作狀態(tài)) 。因此采用的逆變主電路是由3 個(gè)單相全橋式逆變器組合成的三相逆變電路如圖1.0 所示。 圖1.0 三相逆變電路如何控制逆變主電路中開(kāi)關(guān)器件的工作成為本系統(tǒng)能夠達(dá)到要求的關(guān)鍵,為了加快開(kāi)發(fā)進(jìn)度,更為重要的是提高設(shè)計(jì)的靈活性和精確度,引入現(xiàn)代EDA(電子設(shè)計(jì)自動(dòng)化)技術(shù),采

6、用VHDL 硬件描述語(yǔ)言進(jìn)行控制邏輯編程,配置于大規(guī)?？删幊唐骷﨏PLD/ FPGA 芯片上,對(duì)主電路的工作狀態(tài)進(jìn)行控制,以獲得符合要求的電源電壓及波形。CPLD/ FPGA 可以在辦公室或?qū)嶒?yàn)室里方便地設(shè)計(jì)出所需的專(zhuān)用集成電路,具有靜態(tài)可重復(fù)編程和動(dòng)態(tài)在系統(tǒng)重構(gòu)的特性,使得硬件的功能可以像軟件一樣通過(guò)編程來(lái)修改,極大地提高了電子系統(tǒng)設(shè)計(jì)的靈活性和通用性。2 調(diào)制方案及總體設(shè)計(jì)2.1 調(diào)制方案 脈寬調(diào)制( PWM) 是指工作頻率不變(即工作周期不變) ,通過(guò)改變開(kāi)關(guān)器件的導(dǎo)通時(shí)間或截止時(shí)間來(lái)改變占空比,控制輸出的電壓寬,通過(guò)控制脈寬系列的變化規(guī)律來(lái)滿足輸出的要求。 為滿足設(shè)計(jì)要求,本文采用正弦

7、波脈寬調(diào)制(SPWM)方法,當(dāng)然SPWM 波形產(chǎn)生的方法也是多種多樣,有自然采樣法、規(guī)則采樣法和直接面積等效法等。與其他方法相比,等效面積SPWM 算法具有算法簡(jiǎn)易、諧波含量小、輸出波形貼近理想值等特點(diǎn),因此采用等效面積SPWM 算法進(jìn)行脈寬調(diào)制,進(jìn)而實(shí)現(xiàn)對(duì)主電路器件的運(yùn)轉(zhuǎn)周期過(guò)程進(jìn)行控制。2. 2 建立數(shù)學(xué)模型 首先把單個(gè)周期正弦波形分為N 等份,然后如圖2.0所示將每一等份的正弦弧線與橫軸所包圍的面積用與其面積等同的等高不等寬的矩形脈寬來(lái)代替,矩形脈寬的中點(diǎn)與正弦弧線在橫軸上的投影中點(diǎn)要重合。于是,由N 個(gè)等高的矩形脈寬系列構(gòu)成的波形就等同于正弦波形 1 ,這一系列矩形脈寬的寬度及其開(kāi)關(guān)(

8、即開(kāi)關(guān)器件的導(dǎo)通截止時(shí)間) 可用數(shù)學(xué)方法進(jìn)行計(jì)算。 圖2.0 面積等效法調(diào)制圖如圖2.0 所示是第K個(gè)脈寬,對(duì)應(yīng)的正弦弧線與橫軸所包圍的面積SA K ,脈寬矩形面積S RK 。|=MUs|cos- cos|=s=Us(-)SAk =| MUs4 k1ksind| = MUs | cos 1 k - cos 4 k |= S Rk = Us (2 k - 3 k)其中,M 為調(diào)制參數(shù)。由于將正弦波形分為N 個(gè)等份,每一等份的弧度為:k = 4 k - 1 k =2/N第k 個(gè)脈寬的寬度為:pk =3 k - 2 k ,前后兩低電位的寬度為:nk =k pk/2。2. 2 設(shè)計(jì)計(jì)算 N 取12 ,

9、根據(jù)正弦波形的對(duì)稱性,實(shí)際矩形脈寬寬度只要算出3 個(gè)就足夠了,取正半周的前半部分進(jìn)行計(jì)算,利用數(shù)學(xué)工具M(jìn)atlab 易算出如表1 所列的結(jié)果(其中M取0. 813 ,mk 為第K 個(gè)等份的中點(diǎn), 中所列出的主要是對(duì)下文敘述有用的數(shù)據(jù)) 。 表2.0 脈沖系列的計(jì)算過(guò)程及結(jié)果 圖2.1 總體設(shè)計(jì)模塊 圖2.1為此次航空逆變電路的總體設(shè)計(jì)模塊，由此模塊可以設(shè)計(jì)制造出符合要求的模板。在此模板上我們采用了8位輸出的軟件程序。 由于采用CPLD/ FPGA 作為控制電路的硬件載體,通過(guò)VHDL 硬件描述語(yǔ)言的編程對(duì)硬件進(jìn)行功能的描繪,運(yùn)用的是數(shù)字化的控制方式,因此必須將表中的數(shù)據(jù)進(jìn)行轉(zhuǎn)換。假設(shè)每個(gè)等份的

10、計(jì)數(shù)值為600 ,將表中的數(shù)據(jù)皆與(600/ 0. 523 598 77) 相乘并取整以便V HDL 編程。筆者接入的晶振為100 MHz ,根據(jù)相電壓的頻率X ,首先對(duì)他進(jìn)行(100 106 / X) 分頻,因此第一步設(shè)計(jì)一個(gè)數(shù)控分頻器作為主頻,不但可以達(dá)到要求,還便于實(shí)驗(yàn)的調(diào)節(jié)。每個(gè)脈寬產(chǎn)生的設(shè)計(jì)思路是,設(shè)計(jì)一個(gè)可逆計(jì)數(shù)器,順序是29920202299 ,取出相應(yīng)的脈寬一半的數(shù)值( 轉(zhuǎn)換后) ,將數(shù)值與計(jì)數(shù)器的變量進(jìn)行比較,若變量大則輸出0 ,否則輸出1 ,這樣保證了脈寬準(zhǔn)確地處于等份的中央。由于電壓波形的每個(gè)周期內(nèi)要求有12 個(gè)脈寬,且每個(gè)脈寬的寬度有嚴(yán)格的變化規(guī)律,因此,在設(shè)計(jì)中,每個(gè)

11、周期對(duì)應(yīng)的計(jì)數(shù)量為600 12 。設(shè)計(jì)一個(gè)0 599 計(jì)數(shù)器CNT1 ,每計(jì)到599 時(shí),產(chǎn)生一個(gè)脈沖進(jìn)行再計(jì)數(shù)CNT2 計(jì)數(shù)范圍為011 ,這樣在CNT 從011 變化一趟對(duì)應(yīng)波形的一個(gè)周期。所以結(jié)合CNT1 和CNT2 可以按規(guī)律取出對(duì)應(yīng)的脈寬序號(hào),通過(guò)查尋方式取出對(duì)應(yīng)的脈寬寬度一半的數(shù)值,用于比較產(chǎn)生脈寬,同時(shí)加入正負(fù)半波的標(biāo)志位FLAGA ,便于對(duì)單相全橋式逆變器各開(kāi)關(guān)器件的控制。以上敘述的是對(duì)單一相電壓波形的調(diào)制設(shè)計(jì),還有另兩相A ,B ,為滿足相位平衡,可直接在計(jì)數(shù)器CNT1 中加入另兩相的脈寬比較輸出,但是取出用于比較的脈寬序號(hào)是不一樣的,B 相滯后A 相23,C 相又滯后B 相

12、23,因此B相在CNT2 為4 時(shí)的脈寬序號(hào)與A 相在CNT 為0 時(shí)的脈寬序號(hào)一致,C 相同理,同時(shí)還要加入各自的正負(fù)半波的標(biāo)志位FLAGB ,FLAGC。其實(shí)逆變電源的特殊要求就在于在三相負(fù)載不平衡條件下能夠保證輸出的電源品質(zhì)不變,因此,每個(gè)相的脈寬必須各自能夠進(jìn)行自我調(diào)節(jié),以達(dá)到各相電壓幅值一樣,在編程中,必須對(duì)每相的電壓調(diào)節(jié)分開(kāi),這樣,相同脈寬序號(hào)下,各相的脈寬寬度并不一定相同,還要根據(jù)反饋進(jìn)行調(diào)節(jié),脈寬相應(yīng)的數(shù)值是變化,因此,對(duì)每一相的脈寬寬度分開(kāi)利用查尋表(如圖3 所示,有3 個(gè)存儲(chǔ)器A ,B ,C)的方式進(jìn)行獲取。SPWM數(shù)字化自然采樣法的基本原理 SPWM波可以通過(guò)計(jì)算法或調(diào)制

13、法來(lái)生成。計(jì)算法是根據(jù)正弦波輸出頻率、幅值、半個(gè)周期內(nèi)的脈沖數(shù)，通過(guò)準(zhǔn)確計(jì)算SPWM波中各脈沖的寬度和間隔，按照計(jì)算結(jié)果控制主電路中各開(kāi)關(guān)器件的通斷，得到所需要的SPWM波形。計(jì)算法是很繁瑣的，當(dāng)需要輸出的正弦波的頻率、幅值或相位變化時(shí)，結(jié)果都要變化。調(diào)制法即把希望輸出的波形作為調(diào)制信號(hào)，把接受調(diào)制的信號(hào)作為載波，通過(guò)信號(hào)波的調(diào)制得到SPWM波形。所有這些控制方法所追求的目標(biāo)，都是使輸出的波形中諧波最少，最接近正弦波。本文基于現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)新技術(shù)，根據(jù)自然采樣法基本原理，探討一種實(shí)現(xiàn)SPWM的全數(shù)字化方案。在FPGA中所有的數(shù)字信號(hào)均為并行處理，其實(shí)時(shí)性要好得多。因此在一定工程應(yīng)

14、用的范圍內(nèi)，全數(shù)字化SPWM可以和自然采樣法調(diào)制效果相逼近。故稱之為數(shù)字化SPWM自然采樣法，它既有數(shù)字電路穩(wěn)定可靠無(wú)漂移、便于集成等優(yōu)點(diǎn)，又有可重復(fù)編程、設(shè)計(jì)靈活的優(yōu)勢(shì)，還有響應(yīng)快、精度高等接近自然采樣法的調(diào)制效果。調(diào)制法又分為單極性和雙極性SPWM控制方式。本文采用的是單極性調(diào)制法圖2.2為單極性SPWM波形生成的原理圖，b與一b為三角載波的正負(fù)峰值。a為正弦調(diào)制波的幅值最大值。圖2.3為單極性SPWM波形生成的等效原理圖，將正弦波的負(fù)半部分繞橫軸翻轉(zhuǎn)。在正弦調(diào)制波的正半周期內(nèi)，當(dāng)正弦調(diào)制波的幅值Us(t)大于三角載波的幅值Uc(t)時(shí)，SPWM波形為高電平;反之，SPWM波形為低電平。當(dāng)

15、在正弦調(diào)制波的負(fù)半周期內(nèi)，通過(guò)零檢測(cè)點(diǎn)判斷，當(dāng)正弦調(diào)制波的幅值認(rèn)(t)大于三角載波的幅值Uc(t)時(shí)，SPWM波形為低電平，反之，SPWM波形為高電平。 圖2.2 單極性SPWM波形原理圖 圖2.3 單極性SPWM波形等效圖 利用調(diào)制法原理，如果是在正弦波和三角波的自然交點(diǎn)時(shí)刻控制功率開(kāi)關(guān)器件的通斷，這種生成SPWM波形的方法稱為自然采樣法。數(shù)字化SPWM自然采樣法是用數(shù)字電路代替模擬電路來(lái)實(shí)現(xiàn)SPWM自然采樣法的方法，即用數(shù)字比較器對(duì)數(shù)字化正弦調(diào)制波與數(shù)字化三角載波的幅值進(jìn)行實(shí)時(shí)比較，并據(jù)此決定SPWM的輸出波形，數(shù)字化5PWM自然采樣法原理如圖5所示。數(shù)字化SPWM自然采樣法原理示意圖3

16、功能模塊設(shè)計(jì)方案3.1 數(shù)字化三角載波的設(shè)計(jì) 在可編程邏輯器件中，PwM波形發(fā)生器中的三角載波就是由加法計(jì)數(shù)器來(lái)產(chǎn)生的，計(jì)數(shù)器從O加到設(shè)定值(即計(jì)數(shù)器最大值N)，再?gòu)脑O(shè)定值減到O，周而復(fù)始，生成數(shù)字的載波。下圖是三角波模塊生成流程圖。 圖3.1 數(shù)字化三角載波設(shè)計(jì)流程圖 在本設(shè)計(jì)中，計(jì)數(shù)器的設(shè)定值在模塊內(nèi)部設(shè)定。代碼如下：library IEEE;use IEEE.std_logic_1164.all;use IEEE.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity TRII is port ( clk,reset : in

17、 std_logic; S : out std_logic_vector(7 downto 0);end entity;architecture one of TRII isbegin process( clk,reset ) variable a: std_logic; variable tmp: std_logic_vector(7 downto 0); begin if reset = 0 then tmp:= 00000000; elsif rising_edge(CLK) then if a = 0 then if tmp =11111110 then tmp:=11111111;a

18、:=1;elsetmp:=tmp + 1; end if; else if tmp = 00000001 then tmp:=00000000; a:= 0; else tmp := tmp - 1; end if; end if;end if; s = tmp;end process;end one; 仿真結(jié)果圖所示如下： 圖3.2 數(shù)字化三角載波的仿真結(jié)果圖 3.2 數(shù)字化正弦波的設(shè)計(jì) 在經(jīng)典的設(shè)計(jì)方法中，正弦波的生成，是通過(guò)DDS數(shù)字調(diào)制的方法生成的。但是由于作者本人的能力所限，在本次設(shè)計(jì)中并沒(méi)有采用這種方法，而是采用了“微積分”的方法，通過(guò)在很小的時(shí)間范圍內(nèi)聯(lián)系描多點(diǎn)（64點(diǎn)）的方法，

19、生成一個(gè)數(shù)字化“模擬正弦波”。其代碼如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY SIN IS PORT(CLK,CLR: IN STD_LOGIC; D: OUT INTEGER RANGE 0 TO 255);END SIN;ARCHITECTURE SIN_ARC OF SIN IS BEGIN PROCESS(CLK,CLR) VARIABLE TMP: INTEGER RANGE 0TO 63; BEGIN IF CLR=0 THEN DDDDDDDDDDDDDDD

20、DDDDDDDDDDDDDDdDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDDNULL; END CASE; END IF; END PROCESS; END SIN_ARC; 仿真結(jié)果如下圖所示： 圖3.3 數(shù)字化正弦波的仿真結(jié)果圖 由波形可以看出，雖然我們使用的方法比較落后，但是它的“質(zhì)量”我們還是可以接受的。它產(chǎn)生的誤差，是在我們所承受的范圍之內(nèi)的。 當(dāng)然，不可置否的是，一個(gè)正弦波質(zhì)量的優(yōu)劣對(duì)于SPWM波形的準(zhǔn)確性，及諧波產(chǎn)生的風(fēng)險(xiǎn)是有很大影響的，在這里還是要鄭重的提出，一個(gè)標(biāo)準(zhǔn)的，具有實(shí)用性的SPWM波形的產(chǎn)生，采用一個(gè)高精度，高質(zhì)量的正弦波是非常必要的。3.3

21、鎖存器的設(shè)計(jì) 在本次設(shè)計(jì)中鎖存器的作用是暫存數(shù)字化三角波，數(shù)字化正弦波的輸出波形，并在時(shí)鐘的上升沿時(shí)，將波形送至數(shù)字化比較器。也就是說(shuō)，鎖存器起到了一個(gè)時(shí)延的作用，即將三角波，正弦波的波形延遲固定時(shí)間后，輸出到數(shù)字化比較器中。其代碼如下：library IEEE;use IEEE.std_logic_1164.all;entity ffd isport (CLK : in std_logic;DATA_IN_1 : in std_logic_vector (7 downto 0);DATA_IN_2 : in std_logic_vector (7 downto 0);DATA_OUT_1:

22、out std_logic_vector (7 downto 0);DATA_OUT_2: out std_logic_vector (7 downto 0);end entity; architecture ffd_arch of ffd issignal TEMP_DATA_OUT_1,TEMP_DATA_OUT_2: std_logic_vector (7 downto 0); begin process (CLK)beginif rising_edge(CLK) thenTEMP_DATA_OUT_1 = DATA_IN_1;TEMP_DATA_OUT_2 = DATA_IN_2;en

23、d if;end process;DATA_OUT_1 = TEMP_DATA_OUT_1; DATA_OUT_2 = TEMP_DATA_OUT_2; end architecture; 波形仿真如下： 圖3.4 鎖存器的波形仿真圖3.4 數(shù)字化比較器的設(shè)計(jì) 數(shù)字化比較器的流程圖如下： 圖3.5 數(shù)字化比較器的流程圖代碼如下LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY COMPARE IS PORT (DAT1,DAT2:IN STD_LOGIC_VECTOR(7 DOWNTO

24、0); P1:OUT STD_LOGIC_VECTOR(7 DOWNTO 0); END ENTITY COMPARE;architecture art of compare is BEGIN： PROCESS(DAT1,DAT2) BEGIN IF(DAT1(7 DOWNTO 0)DAT2(7 DOWNTO 0) THEN P1=(11111111); ELSE P1=(00000000); END IF;END PROCESS;END ARCHITECTURE ART;3.5 分頻計(jì)的設(shè)計(jì)由于硬件的速度要遠(yuǎn)遠(yuǎn)低于軟件的執(zhí)行速度，因而，在設(shè)計(jì)電路中加入分頻器，將系統(tǒng)產(chǎn)生的50MHz分化為硬件

25、級(jí)的可用的頻率。在本次設(shè)計(jì)中，采用4分頻分頻計(jì)，進(jìn)行模擬仿真。其代碼如下： library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity fen isport( CLK:IN std_logic; PU1:OUT std_logic );end fen;architecture div of fen is signal Q:std_logic_vector(7 downto 0); begin process(CLK) begin if C

26、LKEVENT AND CLK=1 then if(Q=11111111)then Q=00000000; else Q=Q+1; end if; end if; end process; PU1=Q(2);-64Hz end div;波形仿真如下： 圖3.6 分頻計(jì)的波形仿真圖3.6 頂層文件設(shè)計(jì) 通過(guò)先前的準(zhǔn)備，我們知道，一個(gè)SPWM波形的生成需要至少5個(gè)模塊：數(shù)字化三角波發(fā)生器、正弦波發(fā)生器，數(shù)字化比較器、分頻器和鎖存器。通過(guò)3.3-3.8節(jié)所描述的工作后，我們已經(jīng)得到了全部所需要的5個(gè)模塊。在此，我們運(yùn)用原理圖法來(lái)生成頂層實(shí)體。 具體的實(shí)現(xiàn)方法是，將上述5個(gè)模塊，通過(guò)我們的設(shè)計(jì)軟件，生

27、成可以移植，調(diào)用的原理圖文件，在將其在頂層設(shè)計(jì)中直接調(diào)用即可。本次設(shè)計(jì)生成的頂層實(shí)體如下圖所示： 圖3.7 頂層文件圖對(duì)其進(jìn)行編譯、仿真，結(jié)果如下： 圖3.8 頂層文件仿真圖3.7 分頻器CLOCK的設(shè)計(jì)代碼如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity CLOCK isport( clk,RST:in std_logic;CP_DADT:IN STD_LOGIC_VECTOR(7 DOWNTO 0);CP:out st

28、d_logic);end ;architecture arch of CLOCK is beginprocess(clk)variable data:integer range 0 to 97656;VARIABLE X:STD_LOGIC;beginif clkevent and clk=1 then if DATA97656 then data:=data+1;else data:=0;X:=NOT X;END IF;END IF;CP=X;end process; end arch;3.8 初始化數(shù)據(jù)文件 首先在QuartusII中打開(kāi)ROM數(shù)據(jù)文件編輯窗口，即選擇File|New命令，

29、選擇Memory Initialization File選項(xiàng)，單擊ok按鈕后產(chǎn)生ROM數(shù)據(jù)文件大小選擇窗口。根據(jù)需求采用1024點(diǎn)9位數(shù)據(jù)的情況，單擊OK按鈕，如圖所示，然后將波形數(shù)據(jù)填入此表中。 圖3.9 ROM數(shù)據(jù)文件編輯窗口3.9 定制ROM元件1、打開(kāi)MegaWizard Plug-In Manager 打開(kāi)MegaWizard Plug-In Manager的初始對(duì)話框。選擇Tool | MegaWizard Plug-In Manager命令，如圖定制一個(gè)新的模塊。點(diǎn)擊next按鈕，按圖選擇。圖3.10 MegaWizard Plug-In Manager的初始對(duì)話框2、選擇ROM

30、控制線和地址、數(shù)據(jù)線 在所示窗口選擇地址和數(shù)據(jù)的位寬分別為10和9 圖3.11 ROM窗口3、選擇數(shù)據(jù)文件 圖3.12 數(shù)據(jù)窗口4 硬件組裝調(diào)試我們需要做的硬件要求能夠?qū)崿F(xiàn)目的，選好所需要的元件在開(kāi)發(fā)板上設(shè)計(jì)并制造出我們的實(shí)驗(yàn)所需的硬件。本實(shí)驗(yàn)我們采用的是8位輸出的軟件程序，所以我們選用的是8個(gè)發(fā)光二極管來(lái)實(shí)現(xiàn)航空電源的逆變，在開(kāi)發(fā)板上進(jìn)行排步之后就是進(jìn)行焊接組裝了。然后進(jìn)行調(diào)式檢驗(yàn)，完成后的模塊即為如圖3.13所示。 圖3.13 硬件組裝圖 5實(shí)驗(yàn)總結(jié) 本實(shí)驗(yàn)得主要目的是實(shí)現(xiàn)逆變電路的控制，并通過(guò)實(shí)驗(yàn)對(duì)此次電路的設(shè)計(jì)有更深刻的了解。能夠?qū)W以智用，舉一反三，弄明白怎么來(lái)的，并增加了動(dòng)手能力。 伴隨著電子電路的高頻化和復(fù)雜化的發(fā)展，電子電路的數(shù)字化控制將成為電子控制電路的一個(gè)重要發(fā)展趨勢(shì)。隨著EDA技術(shù)的進(jìn)步和軟/硬件技術(shù)的發(fā)展基于可編程邏輯器件FPGA的數(shù)字控制器和SPWM的開(kāi)發(fā)，具有可移植性和易于實(shí)現(xiàn)定制化的特點(diǎn)，與高頻化、小型化、模塊化和智能化的直流開(kāi)關(guān)電源發(fā)展趨勢(shì)非常相符。在便攜式產(chǎn)品等控制精度要求較高的場(chǎng)合有廣泛的應(yīng)用前景。我們主