第三講同步數(shù)字系統(tǒng)設(shè)計(jì)基礎(chǔ)

1、第三講第三講 同步數(shù)字系統(tǒng)同步數(shù)字系統(tǒng)設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ) 西安郵電學(xué)院通信工程系第三講第三講 同步數(shù)字系統(tǒng)設(shè)計(jì)基礎(chǔ)同步數(shù)字系統(tǒng)設(shè)計(jì)基礎(chǔ)v 數(shù)字系統(tǒng)的分層和分域描述 v 現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)方法 v 數(shù)字系統(tǒng)RTL級(jí)設(shè)計(jì)方法 v 本講要點(diǎn)和實(shí)驗(yàn)要求第三講第三講 同步數(shù)字系統(tǒng)同步數(shù)字系統(tǒng)設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ) 西安郵電學(xué)院通信工程系數(shù)字系統(tǒng)的描述數(shù)字系統(tǒng)的描述 數(shù)字系統(tǒng)常采用分層描述的方法，實(shí)踐證明這是數(shù)字系統(tǒng)常采用分層描述的方法，實(shí)踐證明這是行之有效的，因?yàn)椋盒兄行У模驗(yàn)椋簐分層次反映了事物的內(nèi)在聯(lián)系，可使大化小，復(fù)雜變簡(jiǎn)單。v分層次可將一些細(xì)節(jié)隱藏起來(lái)，減少每次處理事物的數(shù)量，便于控制事物復(fù)雜度。v分

2、層次可以實(shí)現(xiàn)模塊化的設(shè)計(jì)。 第三講第三講 同步數(shù)字系統(tǒng)同步數(shù)字系統(tǒng)設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ) 西安郵電學(xué)院通信工程系數(shù)字系統(tǒng)描述可按抽象層次不同劃分為行為域、數(shù)字系統(tǒng)描述可按抽象層次不同劃分為行為域、結(jié)構(gòu)域和物理域描述結(jié)構(gòu)域和物理域描述 ：結(jié)構(gòu)域結(jié)構(gòu)域行為域行為域物理域物理域體系結(jié)構(gòu)框圖模塊框圖網(wǎng)表邏輯門(mén)系統(tǒng)規(guī)格算法行為RTL布爾方程傳遞函數(shù)晶體管版圖單元宏單元模塊系統(tǒng)實(shí)現(xiàn)第三講第三講 同步數(shù)字系統(tǒng)同步數(shù)字系統(tǒng)設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ) 西安郵電學(xué)院通信工程系現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)方法現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)方法結(jié)構(gòu)域結(jié)構(gòu)域行為域行為域物理域物理域體系結(jié)構(gòu)框圖模塊框圖網(wǎng)表邏輯門(mén)系統(tǒng)規(guī)格算法行為RTL布爾方程傳遞函數(shù)晶體管系統(tǒng)級(jí)

3、人工設(shè)計(jì)RTL綜合行為綜合模塊級(jí)人工設(shè)計(jì)單元（LE）單元映射、布局、布線第三講第三講 同步數(shù)字系統(tǒng)同步數(shù)字系統(tǒng)設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ) 西安郵電學(xué)院通信工程系系統(tǒng)規(guī)格系統(tǒng)規(guī)格 （specification）系統(tǒng)規(guī)格是數(shù)字系統(tǒng)設(shè)計(jì)的目標(biāo)。包括：系統(tǒng)規(guī)格是數(shù)字系統(tǒng)設(shè)計(jì)的目標(biāo)。包括： v數(shù)字系統(tǒng)功能的描述。常用功能框圖、功能說(shuō)明、時(shí)序圖、C語(yǔ)言及system C等描述。vI/O引腳的描述，如功能、排列、驅(qū)動(dòng)能力、電平等。v定時(shí)的描述，如引腳建立保持時(shí)間、時(shí)序要求、時(shí)鐘頻率等。v其它物理參數(shù)，如功耗、極限參數(shù)、封裝等。第三講第三講 同步數(shù)字系統(tǒng)同步數(shù)字系統(tǒng)設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ) 西安郵電學(xué)院通信工程系系統(tǒng)體系結(jié)構(gòu)設(shè)

4、計(jì)（系統(tǒng)設(shè)計(jì)）系統(tǒng)體系結(jié)構(gòu)設(shè)計(jì)（系統(tǒng)設(shè)計(jì)）按系統(tǒng)規(guī)格的要求，人工設(shè)計(jì)系統(tǒng)的體系結(jié)構(gòu)，按系統(tǒng)規(guī)格的要求，人工設(shè)計(jì)系統(tǒng)的體系結(jié)構(gòu)，劃分系統(tǒng)功能塊，并給出系統(tǒng)的設(shè)計(jì)規(guī)范劃分系統(tǒng)功能塊，并給出系統(tǒng)的設(shè)計(jì)規(guī)范: : v功能塊、輸入輸出接口定義及時(shí)序要求。v時(shí)鐘域劃分，跨時(shí)鐘域異步電路劃分。v系統(tǒng)和功能塊的復(fù)位處理方法。v系統(tǒng)和功能塊的測(cè)試方法。v對(duì)復(fù)雜設(shè)計(jì)需建立系統(tǒng)的行為模型。第三講第三講 同步數(shù)字系統(tǒng)同步數(shù)字系統(tǒng)設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ) 西安郵電學(xué)院通信工程系功能塊的算法模型功能塊的算法模型 v一般功能塊總是完成一個(gè)確定的任務(wù)，可以采用算法模型描述。v算法模型描述了模塊硬件的行為，但不關(guān)心硬件具體實(shí)現(xiàn)的方法。

5、v算法模型是事件驅(qū)動(dòng)的，不含嚴(yán)格的時(shí)鐘信息，類(lèi)似于軟件的程序，可用C、HDL語(yǔ)言描述。現(xiàn)在也較多采用MATLAB，system C等語(yǔ)言描述。第三講第三講 同步數(shù)字系統(tǒng)同步數(shù)字系統(tǒng)設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ) 西安郵電學(xué)院通信工程系模塊體系結(jié)構(gòu)設(shè)計(jì)模塊體系結(jié)構(gòu)設(shè)計(jì) 由算法模型設(shè)計(jì)出模塊及模塊的體系結(jié)構(gòu)，一般是將由算法模型設(shè)計(jì)出模塊及模塊的體系結(jié)構(gòu)，一般是將模塊劃分出兩個(gè)獨(dú)立的部分，一是完成數(shù)據(jù)處理操作的模塊劃分出兩個(gè)獨(dú)立的部分，一是完成數(shù)據(jù)處理操作的數(shù)字電路部分，稱(chēng)數(shù)據(jù)路徑；其二是決定不同操作執(zhí)行數(shù)字電路部分，稱(chēng)數(shù)據(jù)路徑；其二是決定不同操作執(zhí)行順序的控制電路部分，稱(chēng)控制邏輯順序的控制電路部分，稱(chēng)控制邏輯。

6、控制邏輯數(shù)據(jù)路徑狀態(tài)反饋控制信號(hào)輸出數(shù)據(jù)輸入數(shù)據(jù)控制輸入第三講第三講 同步數(shù)字系統(tǒng)同步數(shù)字系統(tǒng)設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ) 西安郵電學(xué)院通信工程系RTL級(jí)設(shè)計(jì)級(jí)設(shè)計(jì) RTL RTL（Register Transfer LevelRegister Transfer Level）級(jí)設(shè)計(jì)是模塊設(shè)計(jì)）級(jí)設(shè)計(jì)是模塊設(shè)計(jì)的主要工作。模塊的功能可定義為一組寄存器及對(duì)寄存的主要工作。模塊的功能可定義為一組寄存器及對(duì)寄存器的操作，對(duì)寄存器的信號(hào)進(jìn)行傳輸和處理稱(chēng)為寄存器器的操作，對(duì)寄存器的信號(hào)進(jìn)行傳輸和處理稱(chēng)為寄存器傳輸操作。數(shù)字系統(tǒng)設(shè)計(jì)是傳輸操作。數(shù)字系統(tǒng)設(shè)計(jì)是RTLRTL級(jí)設(shè)計(jì)需滿足三個(gè)條件級(jí)設(shè)計(jì)需滿足三個(gè)條件：1) 系

7、統(tǒng)中有定義的一組寄存器。如 R1、R2。2) 能對(duì)寄存器的數(shù)據(jù)進(jìn)行操作。如 R1- R1R2。3) 系統(tǒng)中有信號(hào)控制操作的時(shí)序。如 if(T1=1) R1- R2；第三講第三講 同步數(shù)字系統(tǒng)同步數(shù)字系統(tǒng)設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ) 西安郵電學(xué)院通信工程系RTL級(jí)設(shè)計(jì)級(jí)設(shè)計(jì) 一般常用的寄存器操作有：一般常用的寄存器操作有：v 將數(shù)據(jù)由一個(gè)寄存器傳輸?shù)搅硪粋€(gè)寄存器的傳輸操作。v 對(duì)寄存器中的數(shù)據(jù)進(jìn)行算數(shù)、邏輯操作。v 對(duì)寄存器中數(shù)據(jù)進(jìn)行移位操作。v 對(duì)寄存器進(jìn)行復(fù)位、置位操作。R1R3R2D3D2D1D00D3D2D1右移第三講第三講 同步數(shù)字系統(tǒng)同步數(shù)字系統(tǒng)設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ) 西安郵電學(xué)院通信工程系門(mén)級(jí)網(wǎng)表與

8、物理實(shí)現(xiàn)門(mén)級(jí)網(wǎng)表與物理實(shí)現(xiàn)由RTL級(jí)設(shè)計(jì)，通過(guò)綜合工具，可綜合出門(mén)級(jí)網(wǎng)表。后續(xù)的布局布線設(shè)計(jì)工作一般可在設(shè)計(jì)人員指導(dǎo)下由EDA工具完成。第三講第三講 同步數(shù)字系統(tǒng)同步數(shù)字系統(tǒng)設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ) 西安郵電學(xué)院通信工程系 數(shù)字系統(tǒng)數(shù)字系統(tǒng)RTL級(jí)設(shè)計(jì)方法級(jí)設(shè)計(jì)方法 數(shù)字系統(tǒng)設(shè)計(jì)模型數(shù)字系統(tǒng)設(shè)計(jì)模型： 一般數(shù)字系統(tǒng)的邏輯設(shè)計(jì)分為兩一般數(shù)字系統(tǒng)的邏輯設(shè)計(jì)分為兩個(gè)獨(dú)立的部分，數(shù)據(jù)路徑和控制邏輯。個(gè)獨(dú)立的部分，數(shù)據(jù)路徑和控制邏輯。 控制邏輯數(shù)據(jù)路徑狀態(tài)反饋控制信號(hào)輸出數(shù)據(jù)輸入數(shù)據(jù)控制輸入第三講第三講 同步數(shù)字系統(tǒng)同步數(shù)字系統(tǒng)設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ) 西安郵電學(xué)院通信工程系數(shù)據(jù)路徑數(shù)據(jù)路徑 數(shù)據(jù)路徑 是輸入數(shù)據(jù)的處理

9、單元，一般完成數(shù)據(jù)的算數(shù)運(yùn)算、邏輯運(yùn)算和移位等操作，主要由加法器、邏輯運(yùn)算單元、譯碼器、多路選擇器、計(jì)數(shù)器、移位寄存器和數(shù)據(jù)寄存器等器件構(gòu)成。 第三講第三講 同步數(shù)字系統(tǒng)同步數(shù)字系統(tǒng)設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ) 西安郵電學(xué)院通信工程系控制邏輯控制邏輯 控制邏輯：給數(shù)據(jù)路徑提供一系列控制信號(hào)，并由控制輸入和數(shù)據(jù)路徑的狀態(tài)反饋決定控制信號(hào)的產(chǎn)生。控制邏輯主要由觸發(fā)器和邏輯門(mén)組成。 數(shù)字系統(tǒng)的控制邏輯和數(shù)據(jù)路徑目前一般使用RTL級(jí)的硬件算法確定。數(shù)字系統(tǒng)設(shè)計(jì)中最有挑戰(zhàn)性和最富有創(chuàng)造性的工作是提出硬件算法。 第三講第三講 同步數(shù)字系統(tǒng)同步數(shù)字系統(tǒng)設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ) 西安郵電學(xué)院通信工程系算法流程圖算法流程圖 算法流

10、程圖是從程序流程圖發(fā)展出來(lái)的一種數(shù)字系統(tǒng)算法流程圖是從程序流程圖發(fā)展出來(lái)的一種數(shù)字系統(tǒng)的功能描述方法。它由啟動(dòng)框、結(jié)束框、工作框、判決的功能描述方法。它由啟動(dòng)框、結(jié)束框、工作框、判決框、條件框和有向線組成。框、條件框和有向線組成。左圖所示算法流程圖描述了一個(gè)計(jì)數(shù)器R，啟動(dòng)一次就從0計(jì)數(shù)到10后結(jié)束，并同步顯示。工作框?？騼?nèi)說(shuō)明對(duì)應(yīng)電路的功能判決框?？騼?nèi)說(shuō)明判決條件，并有2個(gè)以上輸出。條件框。框內(nèi)說(shuō)明對(duì)應(yīng)電路功能，并一定與判決框一個(gè)分支相連，且與判決框并發(fā)工作，與程序流程圖不同。R=0R=10?R顯示啟動(dòng)結(jié)束10R=R+1第三講第三講 同步數(shù)字系統(tǒng)同步數(shù)字系統(tǒng)設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ) 西安郵電學(xué)院通信工

11、程系算法狀態(tài)機(jī)（算法狀態(tài)機(jī)（ASM） v 算法流程圖可以方便地描述數(shù)字系統(tǒng)的主要功能，但不能描述同步時(shí)鐘控制下，信號(hào)間的嚴(yán)格時(shí)序關(guān)系。進(jìn)一步發(fā)展的可用于定義數(shù)字系統(tǒng)硬件電路的方法，稱(chēng)為算法狀態(tài)機(jī)圖(algorithmic state machine)，簡(jiǎn)稱(chēng)ASM圖。v ASM圖：與算法流程圖形式上相似，但有本質(zhì)區(qū)別。它主要由三部分組成：狀態(tài)框，判決框和條件框。v 算法流程圖與ASM圖主要區(qū)別在操作驅(qū)動(dòng)不同，算法流程圖是由事件驅(qū)動(dòng)的操作，而ASM圖的所有操作是由時(shí)鐘驅(qū)動(dòng)的操作。第三講第三講 同步數(shù)字系統(tǒng)同步數(shù)字系統(tǒng)設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ) 西安郵電學(xué)院通信工程系狀態(tài)框狀態(tài)框 狀態(tài)框描述了在某一個(gè)狀態(tài)下?tīng)?/p>

12、態(tài)機(jī)的操作和輸出。寄存器操作或輸出 R 名稱(chēng)編碼本狀態(tài)操作DDD狀態(tài)轉(zhuǎn)移和次態(tài)輸出組合電路CLK輸入輸出100當(dāng)前狀態(tài)輸出組合電路輸出輸入狀態(tài)框定義的電路第三講第三講 同步數(shù)字系統(tǒng)同步數(shù)字系統(tǒng)設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ) 西安郵電學(xué)院通信工程系判決框判決框 判決框判決框又稱(chēng)為條件分支框，用單入口雙出口的 菱形框 或單入口多出口的多邊形表示，如圖所 示?？蛑袃?nèi)容是被檢驗(yàn)的判別變量和判別條件，其中的判別變量可以是狀態(tài)變量，也可以是外輸入變量；變量的個(gè)數(shù)可以是一個(gè)，也可以是多個(gè)；變量的作用 可以同等重要，可以有優(yōu)先級(jí)順序。判決框描述了當(dāng)前輸入和狀態(tài)變量對(duì)狀態(tài)轉(zhuǎn)移或輸出的影響，不同的條件給出相應(yīng)的轉(zhuǎn)移路徑。判 決

13、 條件10判決條件第三講第三講 同步數(shù)字系統(tǒng)同步數(shù)字系統(tǒng)設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ) 西安郵電學(xué)院通信工程系條件框條件框 條件框描述了在某一個(gè)狀態(tài)下?tīng)顟B(tài)機(jī)的有條件操作和輸出。條件框的輸入一定是來(lái)自判決框的轉(zhuǎn)移路徑，條件框的操作是在給定狀態(tài)下，滿足一定條件后執(zhí)行的操作。寄 存 器 操作或輸出 來(lái)自判決框的轉(zhuǎn)移路徑 E R=001第三講第三講 同步數(shù)字系統(tǒng)同步數(shù)字系統(tǒng)設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ) 西安郵電學(xué)院通信工程系A(chǔ)SM塊塊 ASM塊包括一個(gè)狀態(tài)框和連接到它輸出的所有判決框和條件框。 每一個(gè)ASM塊描述了一個(gè)時(shí)鐘周期的系統(tǒng)狀態(tài)和操作。如圖，當(dāng)系統(tǒng)處于S1狀態(tài)時(shí)，在ASM塊內(nèi)的所有操作會(huì)在同一個(gè)時(shí)鐘周期內(nèi)同時(shí)執(zhí)行，同時(shí)

14、系統(tǒng)從S1狀態(tài)將轉(zhuǎn)移到另一個(gè)狀態(tài)（S2、S3或S4），具體轉(zhuǎn)移路徑由E、F值決定。 AA1 E R=001 F01S2S3S4S1001ASM塊第三講第三講 同步數(shù)字系統(tǒng)同步數(shù)字系統(tǒng)設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ) 西安郵電學(xué)院通信工程系A(chǔ)SM塊與狀態(tài)機(jī)關(guān)系塊與狀態(tài)機(jī)關(guān)系DDD狀態(tài)轉(zhuǎn)移和次態(tài)輸出組合電路CLK輸入輸出100當(dāng)前狀態(tài)輸出組合電路輸出輸入狀態(tài)框定義的電路判決框和條件框定義的電路AA1 E R=001 F01S2S3S4S1001ASM塊次態(tài)輸出組合電路第三講第三講 同步數(shù)字系統(tǒng)同步數(shù)字系統(tǒng)設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ) 西安郵電學(xué)院通信工程系A(chǔ)SM的時(shí)序的時(shí)序 同步數(shù)字系統(tǒng)中所有寄存器的時(shí)序是由一個(gè)時(shí)鐘控制的。

15、時(shí)鐘不僅加在數(shù)據(jù)路徑上，也加在控制邏輯（控制狀態(tài)機(jī)）上。當(dāng)CLK上升沿到來(lái)時(shí)，系統(tǒng)轉(zhuǎn)向狀態(tài)S1，下列操作在同一個(gè)時(shí)鐘期間并行進(jìn)行：a） AA1b） 如果E1，則 R0c） 當(dāng)下一個(gè)CLK上升沿到來(lái)時(shí),當(dāng)前狀態(tài)S1轉(zhuǎn)向次態(tài)。現(xiàn)態(tài)S1操作：AA1；If（E1）then R0；CLK次態(tài)S2、S3或S4第三講第三講 同步數(shù)字系統(tǒng)同步數(shù)字系統(tǒng)設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ) 西安郵電學(xué)院通信工程系A(chǔ)SM例例等效的等效的ASM塊塊 表示組合邏輯。在同一個(gè)時(shí)鐘周期內(nèi)完成。與執(zhí)行順序無(wú)關(guān)。x1x2Z2Sn001S2011S3100S2110S3S狀態(tài)Z11Z21第三講第三講 同步數(shù)字系統(tǒng)同步數(shù)字系統(tǒng)設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ) 西安郵

16、電學(xué)院通信工程系A(chǔ)SM例例等效的判決框等效的判決框 第三講第三講 同步數(shù)字系統(tǒng)同步數(shù)字系統(tǒng)設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ) 西安郵電學(xué)院通信工程系A(chǔ)SM例例錯(cuò)誤反饋信號(hào)的錯(cuò)誤反饋信號(hào)的ASM塊塊 反饋路徑未通過(guò)狀態(tài)框。產(chǎn)生組合邏輯環(huán)。第三講第三講 同步數(shù)字系統(tǒng)同步數(shù)字系統(tǒng)設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ) 西安郵電學(xué)院通信工程系A(chǔ)SM例例功能等效的并行判決框和串行判決框。功能等效的并行判決框和串行判決框。第三講第三講 同步數(shù)字系統(tǒng)同步數(shù)字系統(tǒng)設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ) 西安郵電學(xué)院通信工程系A(chǔ)SM圖與狀態(tài)圖轉(zhuǎn)換圖與狀態(tài)圖轉(zhuǎn)換 ASM圖與狀態(tài)圖是等效的，可以互相轉(zhuǎn)換。狀態(tài)框判決框條件框第三講第三講 同步數(shù)字系統(tǒng)同步數(shù)字系統(tǒng)設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ)

17、 西安郵電學(xué)院通信工程系A(chǔ)SM流程圖與狀態(tài)圖的時(shí)序圖流程圖與狀態(tài)圖的時(shí)序圖第三講第三講 同步數(shù)字系統(tǒng)同步數(shù)字系統(tǒng)設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ) 西安郵電學(xué)院通信工程系設(shè)計(jì)例設(shè)計(jì)例 模塊功能模塊功能： 設(shè)計(jì)一個(gè)實(shí)現(xiàn)兩個(gè)4bit無(wú)符號(hào)二進(jìn)制數(shù)相乘的硬件乘法器。設(shè)計(jì)要求設(shè)計(jì)要求： 要求用一個(gè)4bit加法器串行相加實(shí)現(xiàn)，如圖模塊。 resetclkstmul3.0muld3.0doneproduct7.0my_mult4inst輸入輸出說(shuō)明：輸入輸出說(shuō)明：Reset：復(fù)位Clk：時(shí)鐘St：?jiǎn)?dòng)信號(hào)Done：運(yùn)算結(jié)束信號(hào)Mul：乘數(shù)Muld：被乘數(shù)Product：運(yùn)算結(jié)果第三講第三講 同步數(shù)字系統(tǒng)同步數(shù)字系統(tǒng)設(shè)計(jì)基礎(chǔ)

18、設(shè)計(jì)基礎(chǔ) 西安郵電學(xué)院通信工程系二進(jìn)制乘法原理二進(jìn)制乘法原理 （算法模型）（算法模型）第三講第三講 同步數(shù)字系統(tǒng)同步數(shù)字系統(tǒng)設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ) 西安郵電學(xué)院通信工程系模塊算法流程圖模塊算法流程圖 說(shuō)明：vSt：操作啟動(dòng)信號(hào)。vACC8:0: 累加器vcnt: 移位計(jì)數(shù)器vSUM4:0: 加法器和vMULD: 4bit被乘數(shù)vMUL: 4bit乘數(shù)v結(jié)果放在ACC7:0中重點(diǎn)：算法流程圖要描述清楚操作數(shù)據(jù)和控制信號(hào)間的邏輯關(guān)系。開(kāi)始St=1? ACC =0, cnt=0, ACC3:0=MULDSUM= ACC8:4+0,MULACC0=1?ACC8:4=SUMACC右移1位cnt3？YYNNNY

19、cnt=cnt+1第三講第三講 同步數(shù)字系統(tǒng)同步數(shù)字系統(tǒng)設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ) 西安郵電學(xué)院通信工程系模塊體系結(jié)構(gòu)框圖模塊體系結(jié)構(gòu)框圖 數(shù)據(jù)路徑控制邏輯4bit加加法器法器9bit移位移位寄存器寄存器CLK：同步時(shí)鐘：同步時(shí)鐘Load：數(shù)據(jù)加載信號(hào)：數(shù)據(jù)加載信號(hào)Sh： ACC右移信號(hào)右移信號(hào)Ad：ACC8:4更新信號(hào)更新信號(hào)Done：結(jié)束信號(hào)：結(jié)束信號(hào)St：開(kāi)始信號(hào)：開(kāi)始信號(hào)M：乘數(shù)值信號(hào)：乘數(shù)值信號(hào)第三講第三講 同步數(shù)字系統(tǒng)同步數(shù)字系統(tǒng)設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ) 西安郵電學(xué)院通信工程系數(shù)據(jù)路徑設(shè)計(jì)數(shù)據(jù)路徑設(shè)計(jì)-加法器部分加法器部分module my_mult_data(reset,clk, mul, mul

20、d, load, sh, ad, m, product);input reset;input clk; /時(shí)鐘input load; /數(shù)據(jù)加載信號(hào)input sh; / ACC寄存器值右移信號(hào)input ad; / ACC8:4值更新信號(hào)input 3:0 mul; / 4bit乘數(shù)input 3:0 muld;/ 4bit被乘數(shù)output m; / 是否加被乘數(shù)信號(hào)output 7:0 product; /乘法運(yùn)算結(jié)果 / 模塊內(nèi)局部信號(hào)reg 8:0 acc; / ACC寄存器wire 4:0 sum; / 加法器輸出部分和assign sum = 1b0,muld+ acc7:4;/

21、 描述加法器第三講第三講 同步數(shù)字系統(tǒng)同步數(shù)字系統(tǒng)設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ) 西安郵電學(xué)院通信工程系數(shù)據(jù)路徑設(shè)計(jì)數(shù)據(jù)路徑設(shè)計(jì)-移位寄存器部分移位寄存器部分assign m = acc0; / 將ACC最低位送m/用用alwaysalways塊描述累加器操作塊描述累加器操作always (posedge reset or posedge clk) if(reset=1) acc=9d0; / 復(fù)位信號(hào)reset為1時(shí)ACC置0 else if(load =1) acc=5b00000,mul; / 加載0和乘數(shù)到ACC else if(ad =1) acc8:4= sum; / 加載求和值到ACC els

22、e if(sh =1) acc=1b0,acc8:1; / ACC右移 一位assign product = acc7:0; / 乘法運(yùn)算結(jié)果endmodule第三講第三講 同步數(shù)字系統(tǒng)同步數(shù)字系統(tǒng)設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ) 西安郵電學(xué)院通信工程系模塊時(shí)序圖設(shè)計(jì)模塊時(shí)序圖設(shè)計(jì) 對(duì)較復(fù)雜的關(guān)鍵電路，結(jié)合算法流程圖和初步的體系結(jié)構(gòu)圖，設(shè)計(jì)者應(yīng)畫(huà)出模塊的時(shí)序圖，必要時(shí)交互修改體系結(jié)構(gòu)圖。這是一個(gè)反復(fù)修改、細(xì)化設(shè)計(jì)的過(guò)程，需要設(shè)計(jì)者靈和應(yīng)用相關(guān)知識(shí)和發(fā)揮創(chuàng)意，將事件驅(qū)動(dòng)的算法轉(zhuǎn)換為時(shí)鐘驅(qū)動(dòng)的控制信號(hào)和數(shù)據(jù)操作。計(jì)算結(jié)果第三講第三講 同步數(shù)字系統(tǒng)同步數(shù)字系統(tǒng)設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ) 西安郵電學(xué)院通信工程系控制邏輯控制邏輯

23、ASM圖圖說(shuō)明：說(shuō)明：根據(jù)算法流程圖、體系結(jié)構(gòu)圖根據(jù)算法流程圖、體系結(jié)構(gòu)圖或時(shí)序圖，分配狀態(tài)，并畫(huà)出或時(shí)序圖，分配狀態(tài)，并畫(huà)出ASM圖。圖。信號(hào)說(shuō)明：信號(hào)說(shuō)明：vLoad：數(shù)據(jù)加載信號(hào)：數(shù)據(jù)加載信號(hào)vSh： ACC右移信號(hào)右移信號(hào)vAd：ACC8:4更新信號(hào)更新信號(hào)vDone：結(jié)束信號(hào)：結(jié)束信號(hào)vSt：開(kāi)始信號(hào)：開(kāi)始信號(hào)vM：乘數(shù)值信號(hào)：乘數(shù)值信號(hào)vK: ACC右移次數(shù)為右移次數(shù)為3時(shí)，時(shí)， k1第三講第三講 同步數(shù)字系統(tǒng)同步數(shù)字系統(tǒng)設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ) 西安郵電學(xué)院通信工程系控制邏輯的控制邏輯的verilog設(shè)計(jì)設(shè)計(jì)module my_mult_ctl(reset,clk, start, m,

24、load, sh, ad, done);input clk; /時(shí)鐘input st; /開(kāi)始信號(hào)input m; / 是否加被乘數(shù)信號(hào)output load; reg load; /數(shù)據(jù)加載信號(hào)output sh; reg sh; / ACC寄存器值右移信號(hào)output ad; reg ad; / ACC8:4值更新信號(hào)output done; reg done; /結(jié)束信號(hào) wire k; /累加結(jié)束信號(hào)reg 1:0 cnt; /累加計(jì)數(shù)器reg 1:0 state, next_state;parameter1:0 S0=2b00, S1=2b01, S2=2b10, S3=2b11;第

25、三講第三講 同步數(shù)字系統(tǒng)同步數(shù)字系統(tǒng)設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ) 西安郵電學(xué)院通信工程系控制邏輯的控制邏輯的verilog設(shè)計(jì)設(shè)計(jì)always (st or k or m or state) / 狀態(tài)轉(zhuǎn)移和輸出，狀態(tài)機(jī)組合邏輯電路begin load=0; /非阻塞賦值，在本次always操作完成時(shí)才賦值， sh=0; /在本次always中其它地方可以改變?cè)撝担瑢?shí)際 ad=0; /賦值是最后一次改變的值。 done=0; case(state) S0: if( st=1b1) /開(kāi)始 begin load=1b1; next_state=S1; /進(jìn)入S1 end else next_state=S0;

26、 S1: if( m=1b1) /乘數(shù)為1 begin ad=1b1; /加被乘數(shù)，修改Ad賦值 next_state=S2; /進(jìn)入S2 end else begin sh=1b1; /乘數(shù)為0,直接右移，修改Sh賦值 if(k=1b1) /乘數(shù)完進(jìn)入S3 next_state=S3; else next_state=S1 /乘數(shù)未完，返回S1 end第三講第三講 同步數(shù)字系統(tǒng)同步數(shù)字系統(tǒng)設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ) 西安郵電學(xué)院通信工程系控制邏輯的控制邏輯的verilog設(shè)計(jì)設(shè)計(jì)S2: begin sh=1b1; /右移 if(k=1b1) /乘數(shù)完進(jìn)入S3 next_state=S3; else n

27、ext_state=S1 /乘數(shù)未完，返回S1 endS3: begin next_state=S0; /返回S0 done=1b1; / 一次操作完成，結(jié)束指示置1 end endcaseend第三講第三講 同步數(shù)字系統(tǒng)同步數(shù)字系統(tǒng)設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ) 西安郵電學(xué)院通信工程系控制邏輯的控制邏輯的verilog設(shè)計(jì)設(shè)計(jì)always (posedge reset or posedge clk) /狀態(tài)轉(zhuǎn)移，狀態(tài)機(jī)時(shí)序邏輯電路 if (reset=1) state=0; else state=next_state; /D觸發(fā)器 always (posedge clk or posedge load)

28、/右移計(jì)數(shù)器，狀態(tài)機(jī)輔助電路 if (load=1b1) / 加載數(shù)據(jù)時(shí)，清右移計(jì)數(shù)器cnt和K begin cnt=2b00; k=0; end else if (cnt=2b11) /右移到第4bit，結(jié)束指示K置1 k=1; else if ( sh=1b1 ) /右移1位，右移計(jì)數(shù)器cnt加1 cnt=cnt+1;endmodule第三講第三講 同步數(shù)字系統(tǒng)同步數(shù)字系統(tǒng)設(shè)計(jì)基礎(chǔ)設(shè)計(jì)基礎(chǔ) 西安郵電學(xué)院通信工程系綜合出綜合出my_mult.vmy_mult.v的的RTLRTL級(jí)原理電路級(jí)原理電路 state1:01:0Q1:0D1:0R PATnext_state1ededed01un1_un1_un1_stateShcnt1:0R1:0Q1:01:0D1:0un3_cnt1:0+1:01:01un1_un1_state_2un1_un1_state_1un1_next_state55Adun1_state_510un1_state_410un1_state_301un1_un1_state01Load01un2_K01Done01DoneAdShLoadMStCLK第