集成電路原理與設(shè)計(jì)自學(xué)報(bào)告

1、一、 集成電路的發(fā)展集成電路的發(fā)展經(jīng)歷了一個(gè)漫長的過程： 1906年，第一個(gè)電子管誕生；1912年前后，電子管的制作日趨成熟引發(fā)了無線電技術(shù)的發(fā)展；1918年前后，逐步發(fā)現(xiàn)了半導(dǎo)體材料；1920年，發(fā)現(xiàn)半導(dǎo)體材料所具有的光敏特性；1932年前后，運(yùn)用量子學(xué)說建立了能帶理論研究半導(dǎo)體現(xiàn)象；1956年，硅臺(tái)面晶體管問世；1960年12月，世界上第一塊硅集成電路制造成功；1966年，第一塊公認(rèn)的大規(guī)模集成電路制造成功；1988年：16M DRAM問世，1平方厘米大小的硅片上集成有3500萬個(gè)晶體管； 1997年：300MHz奔騰問世,采用0.25工藝； 2009年： intel 酷睿 i系

2、列全新推出，采用了領(lǐng)先的32納米工藝，并且下一代22納米工藝正在研發(fā)。由此集成電路從產(chǎn)生到成熟大致經(jīng)歷了如下過程： 電子管晶體管集成電路超大規(guī)模集成電路二、 集成電路的制備過程1、襯底材料的制備 任何集成電路的制造都需要襯底材料單晶硅。通常，常見的單晶硅制造有兩種主要的方法：懸浮區(qū)熔法和直拉法，這兩種方法制成的單晶硅具有不同的特點(diǎn)，并且具有不同的用途。 （1）懸浮區(qū)熔法 在懸浮區(qū)熔法中，使圓柱形硅棒固定于垂直方向，用高頻感應(yīng)線圈在氬氣氣氛中加熱，使棒的底部和在其下部靠近的同軸固定的單晶籽晶間形成熔滴，這兩個(gè)棒朝相反方向旋轉(zhuǎn)。然后將在多晶棒與籽晶間只靠表面

3、張力形成的熔區(qū)沿棒長逐步向上移動(dòng)，將其轉(zhuǎn)換成單晶。（2）直拉法 在單晶硅生長中用到的材料是電子級(jí)多晶硅，它從石英（SiO2）中提煉出來并被提純至99.999999999%純度。在一個(gè)可抽真空的腔室內(nèi)置放著一個(gè)由熔融石英制成的坩堝，多晶就裝填在此坩堝中，腔室回充保護(hù)性氣氛，將坩堝加熱至1500°C左右。接著，一塊小的用化學(xué)方法蝕刻的籽晶(直徑約0.5cm,長約10cm)降下來與多晶熔料相接觸，籽晶必須是嚴(yán)格定向的，因?yàn)樗且粋€(gè)復(fù)制樣本，在其基礎(chǔ)上將要生長出大塊的，稱為晶錠（boule）的晶體。2、光刻工藝 在晶圓的制造過程中，晶體三極管、二極管、電容、電阻和金屬層的

4、各種物理部件在晶圓表面或表層內(nèi)構(gòu)成。這些部件是每次在一個(gè)掩膜層上生成的，并且結(jié)合生成薄膜及去除特定部分，通過光刻工藝過程，最終在晶圓上保留特征圖形的部分。光刻是所有四個(gè)基本工藝中最關(guān)鍵的。光刻確定了器件的關(guān)鍵尺寸。3、刻蝕  刻蝕工藝主要包括濕法刻蝕與干法刻蝕。 （1）濕法刻蝕法 濕法刻蝕是一個(gè)純粹的化學(xué)反應(yīng)過程，是指利用溶液與預(yù)刻蝕材料之間的化學(xué)反應(yīng)來去除未被掩蔽膜材料掩蔽的部分而達(dá)到刻蝕目的。濕法刻蝕在半導(dǎo)體工藝中有著廣泛應(yīng)用：磨片、拋光、清洗、腐蝕 （2）干法刻蝕法 干法刻蝕種類很多，包括光揮發(fā)、氣相腐蝕、等離子體腐蝕等。 4、

5、剝離技術(shù) 剝離技術(shù)的工藝流程：首先，涂厚光刻膠并形成所設(shè)計(jì)的圖案；其次，再使用蒸發(fā)技術(shù)淀積一層金屬薄膜，蒸發(fā)的一個(gè)特點(diǎn)是對(duì)高縱橫比的圖形覆蓋性差。若光刻膠顯影后得到一個(gè)凹的刨面，便會(huì)導(dǎo)致金屬條斷線；硅片浸到能溶解光刻膠的溶液當(dāng)中時(shí)，直接淀積在硅片上的金屬線將會(huì)被保留下來，淀積在光刻膠上的金屬線將會(huì)從硅片上脫離。三、數(shù)字集成電路的基本單元電路1、CMOS反向器：構(gòu)成： CMOS反相器的電路構(gòu)成，是由一個(gè)增強(qiáng)型n溝MOS管作為輸入管和由一個(gè)增強(qiáng)型p溝MOS管作為負(fù)載管，且兩柵極短接作為輸入端，兩漏極短接作為輸出端，N管源極接地，P管源極接電源電壓VDD，這就構(gòu)成了兩管功能上的互補(bǔ)。工作原理： 如圖

6、1所示的CMOS反相器電路結(jié)構(gòu)示意圖分析其工作過程如下：Vi=“0”時(shí)：VGSn=0，VGSp=-VDDÞp管導(dǎo)通，n管截止ÞVO=“1”=VDDVi=“1”時(shí)：VGSn=Vi，VGSp=0Þn管導(dǎo)通，p管截止ÞVO=“0”（=0V）即：VOH-VOL=VDDÞ最大邏輯擺幅，且輸出擺幅與p、n管W/L無關(guān)（無比電路）。直流電壓傳輸特性（圖2）：圖1 圖2瞬態(tài)特性：傳輸延遲時(shí)間、負(fù)載電容、最高頻率。直流噪聲容限：允許的輸入電平變化范圍。開門電平：電路允許的輸入高電平的下限。關(guān)門電平：電路允許的輸入低電平的上限。上升時(shí)間：輸出從0.1VDD上升到0

7、.9VDD所需要的時(shí)間。下降時(shí)間：輸出從0.9VDD下降到0.1VDD所需要的時(shí)間。輸出從高向低轉(zhuǎn)換的傳輸延遲時(shí)間：從輸入信號(hào)上升邊的50%到輸出信號(hào)下降邊的50%所經(jīng)過的延遲時(shí)間。tpHL輸出從低向高轉(zhuǎn)換的傳輸延遲時(shí)間：從輸入信號(hào)下降邊的50%到輸出信號(hào)上升邊的50%所經(jīng)過的延遲時(shí)間。tpLH電路的平均傳輸延遲時(shí)間：tp=tpHL+tpLH22、CMOS反相器的設(shè)計(jì)：設(shè)計(jì)一個(gè)CMOS反相器，要求驅(qū)動(dòng)1pF負(fù)載電容時(shí)上升時(shí)間和下降時(shí)間不超過0.5ns。采用0.6um工藝，VDD=5V，VTN=0.8V，VTP=-0.9V，。解：由代入得因?yàn)?，所以又根?jù)，由于外部負(fù)載電容很大可以忽略輸出節(jié)點(diǎn)pn

8、結(jié)電容，得到同理可得，取，則得3、CMOS與NMOS反相器性能比較：如果把CMOS反相器中的PMOS管作為負(fù)載元件，則CMOS反相器和幾種NMOS反相器的性能差別主要是負(fù)載元件的性能差別引起的。從直流特性看，由于NMOS反相器中的負(fù)載元件是常導(dǎo)通的，因此輸出低電平?jīng)Q定于電路的分壓比，是有比反相器，達(dá)不到最大邏輯擺幅，而且有較大的靜態(tài)功耗。CMOS反相器中的PMOS管是作為開關(guān)器件，在輸出高電平時(shí)只有PMOS導(dǎo)通，在輸出低電平時(shí)只有NMOS導(dǎo)通，因此是無比電路，可以獲得最大的邏輯擺幅，而且不存在直流導(dǎo)通電流，有利于減小靜態(tài)功耗。從瞬態(tài)特性看，由于NMOS反相器是有比反相器，為了保證低電平合格，要

9、求參數(shù)Kr>l，從而使負(fù)載元件提供的充電電流很小，造成電路的上升時(shí)間遠(yuǎn)大于下降時(shí)間，成為限制速度的主要因素。CMOS反相器可以采用對(duì)稱設(shè)計(jì)，負(fù)載特性和驅(qū)動(dòng)管特性是對(duì)稱的，使tr=tf，從而有利于提高速度。NMOS反相器轉(zhuǎn)變區(qū)增益有限，噪聲容限小。CMOS反相器可以采用對(duì)稱設(shè)計(jì)，從而可以獲得最大的直流噪聲容限。CMOS電路相對(duì)NMOS電路有很多優(yōu)點(diǎn)，特別是CMOS電路低功耗的優(yōu)點(diǎn)對(duì)提高集成密度非常有利。CMOS電路的靜態(tài)功耗非常小，只有泄漏電流引起的靜態(tài)功耗，因而極大減小的芯片的維持功耗，更加符合發(fā)展便攜式設(shè)備的需求。另外，CMOS電路有全電源電壓的邏輯擺幅，可以在低電壓下工作，因而更適合

10、于深亞微米技術(shù)發(fā)展的要求。4、設(shè)計(jì)一個(gè)CMOS或非門 設(shè)計(jì)一個(gè)兩輸入或非門，要求在最壞情況下輸出上升時(shí)間和下降時(shí)間不大于0.5ns，已知，CL=1pF，VDD=5V，VTN=0.8V，VTP=-0.9V，采用0.6um工藝，有KN'=120×10-6A/V2，KP'=60×10-6A/V2。根據(jù)等效反相器分析，或非門上升時(shí)間根據(jù)，CL=1pF，VDD=5V，P=-VTP/VDD=0.18，可得到KPeff=7.14×10-4A/V2或非門的下降時(shí)間根據(jù)，CL=1pF，VDD=5V，N=VTN/VDD=0.16，可得到KNeff=6.90×

11、10-4A/V2由于或非門中2個(gè)PMOS管串聯(lián)對(duì)負(fù)載電容充電，因此要求KP1=KP2=2KPeff=14.28×10-4A/V2考慮最壞情況下只有一個(gè)NMOS管導(dǎo)通對(duì)負(fù)載電容放電，要滿足下降時(shí)間要求，則有KN1=KN2=KNeff=6.90×10-4A/V2取 LN=LP=0.6m則有 WP1=WP2=28.56m WN1=WN2=6.9m如果是設(shè)計(jì)一個(gè)兩輸入與非門，則在同樣性能要求和同樣參數(shù)下，得到WP1=WP2=14.28m， WN1=WN2=6.9m?？梢钥闯?，在同樣速度情況下，采用與非門可以比或非門節(jié)省面積。圖35、簡述類NMOS電路的優(yōu)缺點(diǎn)優(yōu)點(diǎn)：n輸入邏輯門需要(

12、n+1)個(gè)MOS管，在實(shí)現(xiàn)復(fù)雜邏輯門時(shí)有利于減小面積。缺點(diǎn)：是有比電路達(dá)不到最大邏輯擺幅，有較大的靜態(tài)功耗，由于要求Kr>1,類NMOS電路上升時(shí)間長（類PMOS電路下降時(shí)間長）。應(yīng)用：可以用于對(duì)面積要求嚴(yán)格而性能要求不高的情況。CMOS傳輸門：MOS晶體管的源、漏區(qū)是完全對(duì)稱的結(jié)構(gòu)，因此MOS晶體管的源、漏極可以互換。這種雙向?qū)ㄌ匦越o它的應(yīng)用帶來極大的靈活性。對(duì)于源、漏極不固定，可以雙向傳送信號(hào)的MOS晶體管叫做傳輸管（pass transistor）或傳輸門（Transmission Gate，簡稱TG）。特點(diǎn)：CMOS傳輸門更接近理想開關(guān)，斷開時(shí)有很大的截止態(tài)電阻，導(dǎo)通后有較小的

13、導(dǎo)通電阻。傳輸電平無閾值損失。傳輸門為CMOS邏輯設(shè)計(jì)增加了靈活性，可以簡化邏輯電路，極大減少所需的晶體管數(shù)目，有利于提高速度和集成度。NMOS傳輸管在傳輸?shù)碗娖綍r(shí)可達(dá)到0，而傳輸高電平時(shí)最高只能達(dá)到VDD-VTN ，也就是說NMOS傳輸高電平有閾值損失。PMOS傳輸管可以無損失地傳輸高電平，但傳輸?shù)碗娖綍r(shí)會(huì)有閾值損失，只能達(dá)到-VTP。6、預(yù)充-求值動(dòng)態(tài)CMOS與非門的工作原理:圖4工作原理：當(dāng)時(shí)電路處于預(yù)充階段，導(dǎo)通對(duì)輸出節(jié)點(diǎn)電容充電，由于截止，下拉通路斷開，使輸出電平達(dá)到高電平。當(dāng)時(shí)，截止上拉通路斷開，由于導(dǎo)通，使下拉通路可以根據(jù)輸入信號(hào)求值。若則形成下拉的導(dǎo)通通路，使輸出下降到低電平；

14、否則和中至少有一個(gè)管子截止，輸出保持高電平。由以上分析看出，這個(gè)電路在時(shí)實(shí)現(xiàn)了的功能。7、多米諾CMOS電路的工作原理圖5多米諾CMOS電路由一級(jí)預(yù)充-求值的動(dòng)態(tài)邏輯門加一級(jí)靜態(tài)CMOS反相器構(gòu)成。由于經(jīng)過反相器輸出，提高了輸出驅(qū)動(dòng)能力，另外也解決了富NMOS與富NMOS動(dòng)態(tài)電路（或富PMOS）不能直接級(jí)聯(lián)的問題。增加一級(jí)反相器，使多米諾電路實(shí)現(xiàn)的是不帶“非”的邏輯。是預(yù)充階段，使V1為高電平，經(jīng)過反相器后，輸出為低電平。當(dāng)時(shí)，若A=B=1，則M1,M2和MN1構(gòu)成的下拉通路導(dǎo)通，使V1放電到低電平，反相后輸出為高電平。若兩個(gè)輸入信號(hào)不全是高電平，則M1和M2中至少有一個(gè)截止，下拉通路不能導(dǎo)通

15、，因此V1保持預(yù)充的高電平，輸出則保持為低電平。8、CMOS邏輯電路的功耗分類：動(dòng)態(tài)功耗、開關(guān)過程中的短路功耗和靜態(tài)功耗。動(dòng)態(tài)功耗是電路在開關(guān)過程中對(duì)輸出節(jié)點(diǎn)的負(fù)載電容充、放電所消耗的功耗，因此也叫開關(guān)功耗。在輸入信號(hào)上升或下降過程中，在VTN<Vin<VDD+VTP范圍內(nèi)將使NMOS管和PMOS管都導(dǎo)通，出現(xiàn)從電源到低的直流導(dǎo)通電流，引起開關(guān)過程中附加的短路功耗。對(duì)于常規(guī)CMOS邏輯電路，在穩(wěn)態(tài)時(shí)不存在直流導(dǎo)通電流，理想情況下靜態(tài)功耗是零。但是由于各種泄漏電流的存在，使得實(shí)際CMOS電路的靜態(tài)功耗不為零。 動(dòng)態(tài)功耗：減小動(dòng)態(tài)功耗的最有效措施是降低電源電壓，因?yàn)樗箘?dòng)態(tài)功耗平方率下

16、降。但是對(duì)于一定的工藝水平，MOS管的閾值電壓有確定的值。若閾值電壓保持不變，降低電源電壓將使MOS管導(dǎo)通電流下降，從而影響電路性能。減小負(fù)載電容是降低動(dòng)態(tài)功耗的重要途徑。改進(jìn)電路結(jié)構(gòu)，減少所需MOS管數(shù)目，可以減小總的負(fù)載電容。因此對(duì)電源電壓的選擇有一個(gè)綜合考慮。從提高速度考慮，希望采用高的電壓。優(yōu)化的布局布線可以縮短連線路徑減小連線的寄生電容。合理的晶體管的版圖結(jié)構(gòu)可以減小器件的寄生電容。電路的動(dòng)態(tài)功耗還與電路節(jié)點(diǎn)的開關(guān)活動(dòng)因子有關(guān)，因?yàn)橹挥挟?dāng)輸出節(jié)點(diǎn)出現(xiàn)從0到1的邏輯轉(zhuǎn)換時(shí)才從電源吸取能量。體系結(jié)構(gòu)的優(yōu)化設(shè)計(jì)對(duì)降低動(dòng)態(tài)功耗同樣有重要作用。采用并行結(jié)構(gòu)和流水線結(jié)構(gòu)可以在較低電源電壓或較低的

17、時(shí)鐘頻率下達(dá)到同樣的電路性能，從而有效降低功耗。 短路功耗：開關(guān)過程中的短路功耗與輸入信號(hào)的上升、下降時(shí)間密切相關(guān)，而且與輸出波形的上升邊和下降邊也有關(guān)系。輸出波形的上升、下降邊遠(yuǎn)大于輸入波形可以基本消除短路功耗，但會(huì)影響電路速度。短路功耗還與電源電壓和器件的閾值電壓有關(guān)。如果電源電壓小于VTNVTP，可以使短路功耗基本消除，但電路不能滿足性能要求。從降低短路功耗考慮，可以增大器件的閾值電壓。 靜態(tài)功耗：靜態(tài)功耗主要是由各種泄漏電流引起，其中MOS管的亞閾值電流有很大影響。減小亞閾值電流是降低功耗的一個(gè)重要設(shè)計(jì)考慮。采用可開關(guān)的源極電阻能減小亞閾值電流。采用多閾值和動(dòng)態(tài)閾值技術(shù)也是減小靜態(tài)功耗

18、的有效措施。動(dòng)態(tài)功耗的公式：短路功耗的公式：靜態(tài)功耗的公式:四、CMOS集成電路的I/O設(shè)計(jì)輸入緩沖器有兩方面作用：一是作為電平轉(zhuǎn)換的接口電路；另一個(gè)是改善輸入信號(hào)的驅(qū)動(dòng)能力。ESD保護(hù)電路主要有輸入端ESD保護(hù)，輸出端ESD保護(hù)和電源的ESD保護(hù)。靜電釋放ESD(Electro Static Discharge)保護(hù)電路的作用主要是兩方面：一是提供ESD電流的釋放通路；二是電壓鉗位，防止過大的電壓加到MOS器件上。闡述一般電路的輸入或輸出端的4種ESD應(yīng)力模式:某一個(gè)輸入或輸出端對(duì)地的正脈沖電壓（PS）或負(fù)脈沖電壓（NS）；某一個(gè)輸入或輸出端相對(duì)VDD端的正脈沖電壓（PD）或負(fù)脈沖電壓（ND

19、）。畫出二極管輸入ESD保護(hù)電路，說明其工作原理:圖6工作原理：對(duì)CMOS集成電路連接到壓點(diǎn)的輸入端常采用雙二極管保護(hù)電路。二極管D1是和PMOS源、漏區(qū)同時(shí)形成，是pn結(jié)構(gòu)，二極管D2是和NMOS源、漏區(qū)同時(shí)形成的，是np結(jié)構(gòu)。當(dāng)壓點(diǎn)相對(duì)地出現(xiàn)負(fù)脈沖應(yīng)力，則二極管D2導(dǎo)通，導(dǎo)通的二極管和電阻形成了ESD電流的泄放通路。當(dāng)壓點(diǎn)相對(duì)地出現(xiàn)正脈沖應(yīng)力，使二極管D2擊穿，只要二極管D2擊穿電壓低于柵氧化層的擊穿電壓，就可以起到保護(hù)作用。三態(tài)輸出的三種輸出狀態(tài),畫出常用的CMOS三態(tài)輸出電路:三種輸出狀態(tài)：輸出高電平狀態(tài)，輸出低電平狀態(tài)，高阻態(tài)。圖7五、 MOS存儲(chǔ)器 分類：(揮發(fā)性)隨機(jī)存取存儲(chǔ)器(

20、RAM)：DRAM和SRAM； 不揮發(fā)性只讀存儲(chǔ)器(ROM)：Mask ROM、PROM、EPROM、E2PROM、Flash； 不揮發(fā)隨機(jī)存取存儲(chǔ)器：FeRAM、MRAM； 構(gòu)成：存儲(chǔ)單元陣列、譯碼器、輸入輸出緩沖器、時(shí)鐘和控制電路DRAM：(Dynamic Random Access Memory)DRAM可以使用單管單元結(jié)構(gòu)實(shí)現(xiàn)。DRAM單元具有結(jié)構(gòu)簡單、面積小、有利于提高集成度。但也存在缺陷，一是存儲(chǔ)信息不能長期保持，會(huì)由于泄漏電流而丟失，二是單元讀出信號(hào)微弱，而且讀出后單元原來存儲(chǔ)的信號(hào)也被改變，也就是破壞性讀出。需要定時(shí)刷新，而且要使用靈敏/再生放大器。由于DRAM集成度高、功耗低

21、，適合于計(jì)算機(jī)的內(nèi)存。SRAM：(Static Random Access Memory)SRAM采用靜態(tài)存儲(chǔ)方式，靠雙穩(wěn)態(tài)電路存儲(chǔ)信息，信息存儲(chǔ)可靠，只要不斷電存儲(chǔ)信息可以長期保持。SRAM單元電路復(fù)雜，占用面積大，因此集成度不如DRAM。由于SRAM工作速度快，常用來做高速緩沖存儲(chǔ)器(cache)。6、集成電路的設(shè)計(jì)方法和版圖設(shè)計(jì)設(shè)計(jì)方法：top-down(自頂向下) and bottom-up（自底向上）設(shè)計(jì)流程圖：圖8集成電路的設(shè)計(jì)方法：根據(jù)IC開發(fā)過程所需掩膜版數(shù)目的不同，IC的設(shè)計(jì)方法可分為三種：基于可編程邏輯器件（Programmable Logic Device,簡稱PLD）的

22、設(shè)計(jì)方法、半定制設(shè)計(jì)方法、定制設(shè)計(jì)方法。電路單元：標(biāo)準(zhǔn)單元、宏單元、IP其中IP核的分類： 軟核：HDL語言建立的數(shù)字模型。 固核：用HDL語言建立的模型和綜合后生成的網(wǎng)表。 硬核：模型具有版圖級(jí)。ASIC：Application Specific Integrated Circuits專用集成電路；版圖檢查：版圖檢查的目的是確保版圖的正確性，一般包括： 設(shè)計(jì)規(guī)則檢查（DRC，Design Rule Check） 電氣規(guī)則檢查（ERC，Electrical Rule Check） 版圖和電路圖的一致性檢查（LVS, Layout Versus Schematic） 版圖寄生參數(shù)提?。↙PE，Layout Parasitic Ex