頻率計(jì)參考論文

1、1.2 電子測量儀器現(xiàn)狀1.2.1 頻率計(jì)的發(fā)展現(xiàn)狀在電子測量領(lǐng)域中，頻率測量的精確度是最高的，可達(dá)1010E-13數(shù)量級(jí)。因此，在生產(chǎn)過程中許多物理量，例如溫度、壓力、流量、液位、PH值、振動(dòng)、位移、速度、加速度，乃至各種氣體的百分比成分等均用傳感器轉(zhuǎn)換成信號(hào)頻率，然后用數(shù)字頻率計(jì)來測量，以提高精確度。目前最主要的方法是基于單片機(jī)和FPGA或CPLD利用EDA技術(shù)設(shè)計(jì)實(shí)現(xiàn)等精度頻率測量，這使設(shè)計(jì)過程大大簡化，縮短了開發(fā)周期，減小了電路系統(tǒng)的體積，同時(shí)也有利于保證頻率計(jì)較高的精度和較好的可靠性。而實(shí)現(xiàn)等精度的算法主要是，在計(jì)數(shù)法和測周期法基礎(chǔ)上發(fā)展起來的新型等精度頻率測量算法，主要原理是預(yù)置閘

2、門信號(hào)頻率時(shí)隨著被測信號(hào)頻率的改變而改變，從而實(shí)現(xiàn)了等進(jìn)度的測量。1.4 FPGA簡介1.4.1 FPGA概述FPGA是現(xiàn)場可編程門陣列（Field Programmable Gate Array）的簡稱，與之相應(yīng)的CPLD是復(fù)雜可編程邏輯器件（Complex Programmable Logic Device）的簡稱，兩者的功能基本相同，只是實(shí)現(xiàn)原理略有不同，所以有時(shí)可以忽略這兩者的區(qū)別，統(tǒng)稱為可編程邏輯器件或CPLD/PGFA。CPLD/PGFA幾乎能完成任何數(shù)字器件的功能，上至高性能CPU，下至簡單的74電路。它如同一張白紙或是一堆積木，工程師可以通過傳統(tǒng)的原理圖輸入或硬件描述語言自由的

3、設(shè)計(jì)一個(gè)數(shù)字系統(tǒng)。通過軟件仿真可以事先驗(yàn)證設(shè)計(jì)的正確性，在PCB完成以后，利用CPLD/FPGA的在線修改功能，隨時(shí)修改設(shè)計(jì)而不必改動(dòng)硬件電路。使用CPLA/FPGA開發(fā)數(shù)字電路，可以大大縮短設(shè)計(jì)時(shí)間，減少PCB面積，提高系統(tǒng)的可靠性。這些優(yōu)點(diǎn)使得CPLA/FPGA技術(shù)在20世紀(jì)90年代以后得到飛速的發(fā)展，同時(shí)也大大推動(dòng)了EDA軟件和硬件描述語言HDL的進(jìn)步6。1.4.2 FPGA的發(fā)展現(xiàn)狀先進(jìn)的ASIC生產(chǎn)工藝已經(jīng)被用于FPGA的生產(chǎn)，越來越豐富的處理器內(nèi)核被嵌入到高端的FPGA芯片中，基于FPGA的開發(fā)成為一項(xiàng)系統(tǒng)級(jí)設(shè)計(jì)工程。隨著半導(dǎo)體制造工藝的不斷提高，F(xiàn)PGA 的集成度將不斷提高，制造

4、成本將不斷降低，其作為替代ASIC 來實(shí)現(xiàn)電子系統(tǒng)的前景將日趨光明。隨著EDA 技術(shù)在全球范圍內(nèi)的飛速發(fā)展，業(yè)界都在翹首以待基于Linux 環(huán)境的EDA 技術(shù)成為電路設(shè)計(jì)領(lǐng)域的主流。首先，由于Linux 費(fèi)用很低，源代碼開放，這使得EDA 軟件的前期開發(fā)費(fèi)用很低，而且運(yùn)行維護(hù)的成本也很低，同時(shí)大大方便了工程師的設(shè)計(jì)工作。而Linux 工作站的費(fèi)用也要比Unix 工作站便宜很多。此外，Linux的成本大約是Unix以及Windows 的1/151/10，但是效能并不比后者差，甚至運(yùn)行速度要更快一些?，F(xiàn)在業(yè)界普遍的看法就是預(yù)計(jì)在未來的5年內(nèi)，Linux 將成為EDA 的主角?？梢灶A(yù)見，Linux

5、的普及只是時(shí)間問題11。另一方面，隨著現(xiàn)場可編程邏輯器件越來越高的集成度，加上對不斷出現(xiàn)的I/O標(biāo)準(zhǔn)、嵌入功能、高級(jí)時(shí)鐘管理的支持，使得設(shè)計(jì)人員開始利用現(xiàn)場可編程邏輯器件來進(jìn)行系統(tǒng)級(jí)的片上設(shè)計(jì)。Altera公司目前正積極倡導(dǎo)SOPC（System On a Progrmmable Chip，系統(tǒng)可編程芯片）?！捌峡删幊滔到y(tǒng)”（SOPC）得到迅速發(fā)展，主要有以下幾個(gè)原因：1）密度在100萬門以上的現(xiàn)場可編程邏輯芯片已經(jīng)面市；2）第4代現(xiàn)場可編程邏輯器件的開發(fā)工具已經(jīng)成形，可對數(shù)量更多的門電路進(jìn)行更快速的分析和編譯，并可使多名設(shè)計(jì)人員以項(xiàng)目組的方式同步工作； 3）知識(shí)產(chǎn)權(quán)（IP）得到重視，越來越

6、多的設(shè)計(jì)人員以“設(shè)計(jì)重用”的方式對現(xiàn)有軟件代碼加以充分利用，從而提高他們的設(shè)計(jì)效率并縮短上市時(shí)間。Altera公司為了實(shí)現(xiàn)SOPC的設(shè)計(jì)，不僅研制開發(fā)出新器件，而且還研制出新的開發(fā)工具對這些新器件提供支持，并且與新芯片及軟件相配合的是帶知識(shí)產(chǎn)權(quán)的系統(tǒng)級(jí)設(shè)計(jì)模塊解決方案，它們的參數(shù)可由用戶自己定義。芯片、軟件及知識(shí)產(chǎn)權(quán)功能集構(gòu)成了Altera完整的可編程解決SOPC方案Excalibur解決方案，如圖1-1給出了利用這一方案實(shí)現(xiàn)SOPC的流程圖12。2 頻率計(jì)的原理和設(shè)計(jì)2.1 頻率計(jì)的測頻原理2.1.1 等精度測頻法傳統(tǒng)的測頻方法有直接測頻法和測周法，在一定的閘門時(shí)間內(nèi)計(jì)數(shù)，門控信號(hào)和被測信號(hào)

7、不同步，計(jì)數(shù)值會(huì)產(chǎn)生一個(gè)脈沖的誤差。等精度測頻法采用門控信號(hào)和被測信號(hào)同步，消除對被測信號(hào)計(jì)數(shù)產(chǎn)生的一個(gè)脈沖的誤差。等精度頻率測量方法消除了量化誤差，可以在整個(gè)測試頻段內(nèi)保持高精度不變，其精度不會(huì)因被測信號(hào)頻率的高低而發(fā)生變化。利用FPGA強(qiáng)大的邏輯處理功能使被測信號(hào)和標(biāo)準(zhǔn)信號(hào)在閘門時(shí)間內(nèi)同步測量，為了提高精度，將電子計(jì)數(shù)功能轉(zhuǎn)為測周期，采用多周期同步測量技術(shù)，實(shí)現(xiàn)等精度測量。在測量過程中分別對被測信號(hào)和標(biāo)準(zhǔn)信號(hào)同時(shí)計(jì)數(shù)。測量的具體方法是：首先給出閘門開啟信號(hào)（預(yù)置閘門信號(hào)），此時(shí)計(jì)數(shù)器并不開始計(jì)數(shù)，而是等被測信號(hào)的上升沿到來時(shí)計(jì)數(shù)器才開始計(jì)數(shù)，然后預(yù)置閘門信號(hào)關(guān)閉信號(hào)（下降沿），計(jì)數(shù)器并不立

8、即停止計(jì)數(shù)，而是等到被測信號(hào)上升沿來到時(shí)才停止計(jì)數(shù)，完成一次測量過程，過程如圖2-1所示。圖2-1 等精度測頻原理Fig.2-1 Principle of equal precision frequency measuring預(yù)置閘門信號(hào)和實(shí)際閘門信號(hào)不相等，但兩者差值不會(huì)相差被測信號(hào)的一個(gè)周期。但從圖2-1中可得實(shí)際閘門控制信號(hào)與被測信號(hào)同步，因此消除了的脈沖誤差，并且此測頻方法不僅對被測信號(hào)進(jìn)行計(jì)數(shù)，而且去標(biāo)準(zhǔn)信號(hào)也計(jì)數(shù)，所以稱為多周期同步測頻法。2.1.2 等精度測頻誤差分析計(jì)數(shù)器對標(biāo)準(zhǔn)信號(hào)的計(jì)數(shù)是，被測信號(hào)的計(jì)數(shù)是，標(biāo)準(zhǔn)信號(hào)的頻率為，被測信號(hào)的頻率： （2-1）由式（2-1）可知，若忽

9、略標(biāo)頻的誤差，則等精度測頻可能產(chǎn)生的相對誤差為： （2-2）其中為被測信號(hào)頻率的準(zhǔn)確值。在測量中，由于計(jì)數(shù)的起停時(shí)間都是由該信號(hào)的上升測觸發(fā)的，無字誤差。而對的計(jì)數(shù)最多相差一個(gè)數(shù)的誤差，即,其測量頻率為： （2-3）將式（2-1）和（2-2）代入式（2-3），并整理得： （2-4）從公式（2-4）可以看出等精度算法產(chǎn)生的誤差和被測信號(hào)的頻率無關(guān)，僅與閘門時(shí)間和標(biāo)準(zhǔn)信號(hào)頻率有關(guān)，從而實(shí)現(xiàn)整個(gè)頻率段的等精度測量。2.2 等精度頻率計(jì)的Verilog實(shí)現(xiàn)等精度頻率計(jì)的結(jié)構(gòu)圖如圖2-2所示。等精度頻率計(jì)總共分為4個(gè)部分：32位的乘法器、32位的除法器、根據(jù)輸入信號(hào)產(chǎn)生預(yù)置閘門信號(hào)模塊和計(jì)算頻率值模塊。

10、首先是根據(jù)輸入信號(hào)產(chǎn)生預(yù)置閘門信號(hào)，再根據(jù)預(yù)置閘門信號(hào)產(chǎn)生實(shí)際閘門信號(hào)；在實(shí)際閘門信號(hào)的控制下分別對基準(zhǔn)100MHz方波信號(hào)和輸入信號(hào)計(jì)數(shù)，在實(shí)際閘門信號(hào)的結(jié)束時(shí)停止計(jì)數(shù)并將計(jì)數(shù)值鎖存到寄存器，根據(jù)式（2-1）調(diào)用32位的乘法器和32位的除法器計(jì)算頻率值。圖2-2 等精度頻率計(jì)結(jié)構(gòu)圖Fig.2-2 Equal precision frequency meter structure2.2.1預(yù)置閘門信號(hào)產(chǎn)生模塊根據(jù)輸入信號(hào)產(chǎn)生預(yù)置閘門信號(hào)模塊的實(shí)現(xiàn)方法是：首先對輸入信號(hào)計(jì)數(shù)，當(dāng)計(jì)數(shù)值在3到9之間時(shí)產(chǎn)生預(yù)置閘門信號(hào)。目的是舍去前3個(gè)輸入信號(hào)再產(chǎn)生預(yù)置閘門信號(hào)，防止輸入信號(hào)剛接入系統(tǒng)時(shí)不穩(wěn)定對測量結(jié)

11、果產(chǎn)生影響。預(yù)置閘門信號(hào)的周期是輸入信號(hào)周期的5倍。下面給出產(chǎn)生預(yù)置閘門信號(hào)模塊的Verilog代碼。/*根據(jù)輸入信號(hào)產(chǎn)生門信號(hào)*/module Suit_Freq(input rst_n,/復(fù)位信號(hào)input in_signal,/輸入信號(hào)output reg pre_gate/預(yù)置閘門信號(hào));/*對輸入信號(hào)計(jì)數(shù)*/reg7:0 cnt_in_signal;/計(jì)數(shù)器always(posedge in_signal or negedge rst_n)beginif(!rst_n)cnt_in_signal<=8'd0;else if(cnt_in_signal>9)cnt_

12、in_signal<=8'd0;elsecnt_in_signal<=cnt_in_signal+1'b1;end/*根據(jù)輸入信號(hào)產(chǎn)生預(yù)置閘門信號(hào)丟掉輸入信號(hào)前4個(gè)脈沖*/always(posedge in_signal or negedge rst_n)beginif(!rst_n)pre_gate<=1'b0;else if(cnt_in_signal>3)&&(cnt_in_signal<9)pre_gate<=1'b1;elsepre_gate<=1'b0;endendmodule產(chǎn)生預(yù)置

13、閘門信號(hào)模塊的功能仿真波形如圖2-3所示，rst_n是復(fù)位信號(hào)，in_signal是輸入信號(hào)，pre_gate是根據(jù)in_signal產(chǎn)生的預(yù)置閘門信號(hào)。由仿真波形可見pre_gate的周期是in_signal的5倍。圖2-3 預(yù)置閘門信號(hào)模塊仿真波形Fig.2-3 Preset gate signal module simulation waveform2.2.2 32位乘法器模塊32位乘法器模塊的實(shí)現(xiàn)方法是：根據(jù)二進(jìn)制乘法的原理，從乘數(shù)的最低位開始判斷，如果乘數(shù)位為0則輸出32位寄存器左移一位；如果乘數(shù)位為1則暫存64位寄存器的高32位加上被乘數(shù)再左移一位，直到計(jì)算完畢最后將暫存64位寄存

14、器的低32位輸出7。例如十進(jìn)制數(shù)3乘以5結(jié)果為十進(jìn)制的15，其相應(yīng)的二進(jìn)制數(shù)乘法為0011乘以0101，二進(jìn)制乘法過程為：從乘數(shù)0101的最低位開始判斷，0101的最低位為1，則輸出寄存器加上被乘數(shù)0011再左移一位為00011000；接著判斷乘數(shù)的第二位為0則輸出寄存器左移一位為00001100；然后判斷乘數(shù)的第三位為1，則輸出寄存器加上0011再左移一位為00011110；最后判斷乘數(shù)的最高位為0，則輸出寄存器左移一位為00011111結(jié)果為十進(jìn)制的15和十進(jìn)制的乘法得到的結(jié)果一致。32位乘法器的程序流圖如圖2-4所示。圖2-4 乘法器程序流圖Fig.2-4 Multiplier prog

15、ram flow diagram下面給出32位乘法器的Verilog代碼。/*乘法器32*32*/module multiplication(input clk,input rst_n,input start,/起始信號(hào)input31:0 ain,/乘數(shù)input31:0 bin,/被乘數(shù)output reg31:0 yout,/結(jié)果輸出output reg done/計(jì)算完成標(biāo)志);parameter BW=32;parameter _2BW=64;/*產(chǎn)生計(jì)算完成信號(hào)*/always (posedge clk or negedge rst_n)if(!rst_n) done<=1&#

16、39;b0;else if(i=BW) done<=1'b1;else if(i5) done<=1'b0;/*計(jì)算*/reg5:0 i;regBW-1:0 areg;/regBW-1:0 breg;/reg_2BW-1:0 yout_r;always (posedge clk or negedge rst_n)beginif(!rst_n)beginareg <=0;breg <=0;yout_r <=64'd0;i<=6'd0;endelse if(start) beginif(i>6'd0 &&am

17、p; i<=BW)/修改此處的位寬beginif(aregi-1) yout_r <= 1'b0,yout_r_2BW-1:BW+breg,yout_rBW-1:1;else beginyout_r <= yout_r>>1;endendelse if(i=BW+1)beginyout<=yout_rBW-1:0;areg<=ain;breg<=bin;yout_r<=64'd0;i<=0;endi<=i+1'b1;endendendmodule32位乘法器的時(shí)序仿真波形如圖2-5所示，第一個(gè)信號(hào)是100

18、MHz的系統(tǒng)時(shí)鐘clk。第二個(gè)信號(hào)是復(fù)位信號(hào)rst_n。第三個(gè)信號(hào)是乘數(shù)ain。第四個(gè)信號(hào)是被乘數(shù)bin。第五個(gè)信號(hào)是開啟計(jì)算信號(hào)start，高電平有效。第六個(gè)信號(hào)是計(jì)算完成標(biāo)志信號(hào)done，done的上升沿標(biāo)志著計(jì)算完畢。第七個(gè)信號(hào)是計(jì)算結(jié)果yout，每個(gè)計(jì)算過程需要32個(gè)時(shí)鐘周期。由圖2-5可見當(dāng)ain=100000000，bin=5時(shí)計(jì)算結(jié)果yout=500000000，當(dāng)ain=6，bin=7時(shí)計(jì)算結(jié)果yout=42。圖2-5 乘法器仿真波形Fig.2-5 Multiplier simulation waveform2.2.3 32位除法器模塊32位除法器模塊的實(shí)現(xiàn)方法是：將32位的被

19、除數(shù)和除數(shù)分別放在兩個(gè)64位的暫存寄存器temp_a的低32位和temp_b的高32位。然后對temp_a每左移1位就將其高32位和temp_b的高32位比較，如果前者大于或等于后者則temp_a=temp_a-tempb+1；如果前者小于后者則temp_a不變。直到temp_a向左移完32位，取出temp_a的低32位即為商，temp_a的高32位即為余數(shù)。例如兩個(gè)4位的十進(jìn)制數(shù)7除以3，結(jié)果為商2余1。其相應(yīng)的二進(jìn)制除法過程為：0111和0011分別放在兩個(gè)8位的暫存寄存器temp_a的低4位和temp_b的高4位，即temp_a=00000111和temp_b=00110000。然后te

20、mp_a左移一位為00001110，將其高4位0000與temp_b的高4位0011進(jìn)行比較，因?yàn)榍罢咝∮诤笳?，所以temp_a不變；繼續(xù)將temp_a左移一位為00011100，因?yàn)?001小于0011，所以temp_a=00011100；繼續(xù)將temp_a左移一位為001110，因?yàn)?011等于0011，所以temp_a=temp_a-temp_b+1=00111000-00110000+1=00001001；再將temp_a左移一位為00010010，因?yàn)?001小于0011，所以temp_a=00010010，temp_a已經(jīng)向左移完4位，所以取出temp_a的低4位0010即為商2，

21、temp_a的高4位0001即為余數(shù)1。與十進(jìn)制除法的結(jié)果一致。32位除法器的程序流圖如圖2-6。下面給出32位除法器的Verilog代碼。/*32/32除法器*/module Diviser ( input clk, input rst_n, input31:0 a, /被除數(shù)input31:0 b, /除數(shù)output reg 31:0 result, /商output reg 31:0 remainder,/余數(shù) output reg calc_done /計(jì)算完成標(biāo)志，高脈沖);parameter BW=32;parameter _2BW=64;regBW-1:0 tempa; reg

22、BW-1:0 tempb; reg_2BW-1:0 temp_a; reg_2BW-1:0 temp_b; reg 5:0 counter; /*鎖存輸入值 */always (a or b) begin tempa <= a; tempb <= b; end 圖2-6 除法器的程序流圖Fig.2-6 Program flow diagram of the divider/*鎖存輸入值*/always (posedge clk or negedge rst_n) if(!rst_n) begin temp_a <= 32'd0; /修改此處的位寬temp_b <

23、= 32'd0; /修改此處的位寬calc_done <= 1'b0; end else if(counter > BW-1) begin counter <=6'd0; calc_done <= 1'b1; result <= temp_aBW-1:0; remainder = temp_a_2BW-1:BW;temp_a = 32'h0,a; /修改此處的位寬temp_b = b,32'h0; /修改此處的位寬end else begin temp_a=temp_a_2BW-2:0,1'b0;if(tem

24、p_a_2BW-1:BW >= temp_b_2BW-1:BW) temp_a <= temp_a - temp_b + 1'b1; else temp_a <= temp_a; counter <= counter + 1'b1; calc_done <= 1'b0; end endmodule32位除法器的時(shí)序仿真波形如圖2-7所示。第一個(gè)信號(hào)是100MHz的系統(tǒng)時(shí)鐘clk。第二個(gè)信號(hào)是復(fù)位信號(hào)rst_n。第三個(gè)信號(hào)是被除數(shù)a。第四個(gè)信號(hào)是除數(shù)b。第五個(gè)信號(hào)是計(jì)算完成標(biāo)志信號(hào)calc_done，calc_done的上升沿標(biāo)志著計(jì)算完畢。

25、第六個(gè)信號(hào)是商result，第七個(gè)信號(hào)是余數(shù)remainder，每個(gè)計(jì)算過程需要32個(gè)時(shí)鐘周期。由圖2-6可見，當(dāng)a=56765，b=23443時(shí)，商result=2，余數(shù)remainder =9879；當(dāng)a=10000，b=500時(shí)，商result=20，余數(shù)remainder=0；當(dāng)a=12000，b=3890時(shí)，商result=3，余數(shù)remainder=330。圖2-7 除法器仿真波形Fig.2-7 Divider simulation waveform2.2.4 計(jì)算頻率值模塊計(jì)算頻率值模塊首先根據(jù)預(yù)置閘門信號(hào)產(chǎn)生實(shí)際閘門信號(hào)，然后在實(shí)際閘門信號(hào)的控制下分別對標(biāo)準(zhǔn)的100MHz的基準(zhǔn)

26、信號(hào)和輸入信號(hào)計(jì)數(shù)，得到的計(jì)數(shù)值分別為count_standard和count_insignal。計(jì)算頻率模塊的程序流圖如圖2-8所示，相應(yīng)的Verilog代碼詳見附錄E。頻率計(jì)的時(shí)序仿真如圖2-9所示，第一個(gè)信號(hào)是100MHz的系統(tǒng)時(shí)鐘clk。第二個(gè)信號(hào)是復(fù)位信號(hào)rst_n。第三個(gè)信號(hào)是預(yù)置門信號(hào)pre_gate。第四個(gè)信號(hào)是輸入的10000KHz的被測信號(hào)。第五個(gè)信號(hào)是實(shí)際閘門信號(hào)real_gate。第七個(gè)信號(hào)是鎖存信號(hào)latch_falg。第八個(gè)信號(hào)是對輸入信號(hào)的計(jì)數(shù)器count_insignal。第九個(gè)信號(hào)是對標(biāo)準(zhǔn)信號(hào)的計(jì)數(shù)器count_standard。第十個(gè)信號(hào)是鎖存輸入信號(hào)計(jì)數(shù)器

27、的鎖存器Nx。第十一個(gè)信號(hào)是鎖存標(biāo)準(zhǔn)信號(hào)計(jì)數(shù)器值得鎖存器Ns，第十二個(gè)信號(hào)是輸出頻率值frequency。由圖2-8可見，預(yù)置閘門信號(hào)pre_gate控制產(chǎn)生實(shí)際閘門信號(hào)real_gate，在實(shí)際閘門信號(hào)real_gate的上升沿到來時(shí)，開啟對輸入信號(hào)和對標(biāo)準(zhǔn)信號(hào)的計(jì)數(shù)，當(dāng)實(shí)際閘門信號(hào)的下降沿到來時(shí)產(chǎn)生一個(gè)高脈沖的鎖存信號(hào)latch_falg，在latch_falg的控制下將count_insignal和count_standard的計(jì)數(shù)值分別所存在Nx和Ns里用于頻率計(jì)算，鎖存完值后，并將count_insignal和count_standard清零。圖2-8 計(jì)算頻率值代碼流圖Fig.2-8 Frequency calculation flow diagram圖2-9 頻率計(jì)時(shí)序仿真Fig.2-9 The timing sequence simulation frequency為了能夠在SOPC Builder里面將頻率計(jì)集成到可編程系統(tǒng)上，必須還要利用Avalon總線協(xié)議對其進(jìn)行封裝。下面給出其封裝的代碼。/*畢業(yè)設(shè)計(jì)頻率計(jì) Avalon封裝*/module Freq_Count_Avalon