數(shù)字電子技術(shù)基礎(chǔ)第二章：門電路2014

1、浙江理工大學(xué)信息學(xué)院姜旭升2021-9本章主要講述數(shù)字電路的根本邏輯單元門電路，有TTL邏輯門、MOS邏輯門。在討論半導(dǎo)體二極管和三極管及場(chǎng)效應(yīng)管的開關(guān)特性根底上，講解它們的電路結(jié)構(gòu)、工作原理、邏輯功能、電氣特性等等，為以后的學(xué)習(xí)及實(shí)際使用打下必要的根底。本章重點(diǎn)討論TTL門電路和CMOS門電路。CMOS門電路原理CMOS電路的電氣特性TTL邏輯電路門電路應(yīng)用使用上下電平來表達(dá)邏輯0或1。正邏輯：高電平表示1，以低電平表示0；負(fù)邏輯：低電平表示1，高電平表示0。在弱電數(shù)字系統(tǒng)中，形成的標(biāo)準(zhǔn)是5v為高電平，0v為低電平。但一般在上下電平的某個(gè)允許范圍內(nèi)都認(rèn)為具有明確的邏輯狀態(tài)。如下圖。邏輯電路應(yīng)

2、該在任何時(shí)候保持確定的狀態(tài)。但也有可能在受到干擾的情況下，電平進(jìn)入不確定的狀態(tài)，甚至發(fā)生狀態(tài)錯(cuò)誤。正邏輯電平范圍CMOS邏輯門電路是在TTL器件之后，出現(xiàn)的應(yīng)用比較廣泛的數(shù)字邏輯器件，在功耗、抗干擾、帶負(fù)載能力上優(yōu)于TTL邏輯門，所以超大規(guī)模器件幾乎都采用CMOS門電路，如存儲(chǔ)器ROM、可編程邏輯器件PLD等。國(guó)產(chǎn)的CMOS器件有CC4000(國(guó)際CD4000/MC4000)、高速54HC/74HC系列國(guó)際MC54HC/74HC),此外還有兼容型的74HCT和74BCT系列BiCMOS 各類MOS管符號(hào)MOSFET：Metal-Oxide-Semiconductor Field-Effect

3、Transistor截至狀態(tài)CUT-OFF MODE柵極電壓太小，缺乏以感應(yīng)出導(dǎo)電溝道。VGS Vt ，VDS Vt , VDS=VGS-VtPMOS的少數(shù)載流子導(dǎo)電溝道由“空穴組成。需要在柵極和源極之間加負(fù)壓才能感應(yīng)出“空穴溝道。輸出回路的電流方向也是由源極至漏極。由PMOS管T1和NMOS管T2構(gòu)成互補(bǔ)對(duì)稱電路。在輸入Vi是低電平時(shí)，T1 導(dǎo)通而T2 截止，VDD 全部落在T2管的漏極和源極之間。輸出為低電平。在輸入為高電平時(shí)，T1截止而T2 導(dǎo)通，VDD全部落在T1管源極和漏極之間，輸出低電平。無論 vI 是高電平還是低電平，T1和T2管總是一個(gè)導(dǎo)通一個(gè)截止的工作狀態(tài)，稱為互補(bǔ)；由于無論

4、輸入為低電平還是高電平， T1和T2總是有一個(gè)截止的，其截止電阻很高，故流過T1和T2的靜態(tài)電流很小，故其靜態(tài)功耗很小T2管截止，T1導(dǎo)通T1管截止，T2導(dǎo)通T2管進(jìn)入恒流區(qū)T1管進(jìn)入恒流區(qū)帶輸出緩沖級(jí)的CMOS門電路由于前面所述的門電路輸出局部由假設(shè)干個(gè)MOS串并而成。在不同的輸入信號(hào)下，這些MOS管分別處于開關(guān)狀態(tài)，造成輸出電阻變化很大。負(fù)載特性取決于輸入信號(hào)。所以在實(shí)際應(yīng)用中，CMOS輸入輸出電路都帶有反相器作為緩沖級(jí)。三態(tài)門：三態(tài)輸出門的輸出狀態(tài)除了0、1兩個(gè)狀態(tài)外，還有另一個(gè)“高阻態(tài)。這種電路可以用于“共享總線的數(shù)字系統(tǒng)中。如果把所有的輸出電路全并聯(lián)到一根導(dǎo)線上時(shí)，輸出狀態(tài)必然互相干

5、擾，使電路功能錯(cuò)亂。使用三態(tài)門，就可以使不使用總線的輸出電路信號(hào)從總線上隔離開。三態(tài)門除了輸入端，還有一個(gè)控制端。以下圖說明一個(gè)高電平有效的三態(tài)門。在控制端為0時(shí)，輸出為高阻態(tài)。低電平有效三態(tài)反相器三態(tài)門總線結(jié)構(gòu)利用三態(tài)門進(jìn)行數(shù)據(jù)的雙向傳輸用一對(duì)互補(bǔ)的MOS管可以構(gòu)成一個(gè)雙向開關(guān)。T1導(dǎo)通區(qū)域 設(shè)RL RON， VIH VDD， VIL0。C的上下電平為VDD和0，那么： C0， C1： 只要VI在0 VDD之間變化， T1和T2同時(shí)截止，輸入和輸出為高阻態(tài)，傳輸門截止，輸出Vo0。 C1， C0： 在Vi 在0 VDD時(shí)，假設(shè) 0 Vi VDD-VGS(th)N，T1管導(dǎo)通，輸出為VoVi；

6、 假設(shè) |VGS(th)P| Vi VDD，T2管導(dǎo)通，輸出為VoVi。Vi0VDD-VGS(th)NVDD|VGS(th)P|T2導(dǎo)通區(qū)域ITGILTGLovKvRRRv電壓傳輸系數(shù)KTG。為了滿足輸出電平的變換，輸出大負(fù)載電流，以及實(shí)現(xiàn)“線與功能，將CMOS門電路的輸出級(jí)做成漏極開路的形式，稱為漏極開路輸出的門電路。實(shí)現(xiàn)與或非運(yùn)算如何計(jì)算上拉電阻RL？可利用選通信號(hào)SA SC來實(shí)現(xiàn)對(duì)不同通道數(shù)據(jù)的采集，并輸送到母線上。接收時(shí)，利用選通信號(hào)SD SG來實(shí)現(xiàn)數(shù)據(jù)從不同通道輸出。輸入端噪聲容限：是指在保證輸出高、低電平根本不變不超過規(guī)定范圍時(shí)，允許輸入信號(hào)高、低電平的波動(dòng)范圍。輸入端高電平的噪聲

7、容限為：VNH=VOH(min)-VIH(min) VOH(min)是輸出高電平的最小值 VIH(min)是輸入高電平的最小值。輸入端低電平的噪聲容限是：VNL=VIL(max)-VoL(max)。 VIL(max)是輸入低電平的最大值， VoL(max)是輸出低電平的最大值測(cè)試結(jié)果說明，在輸出上下電平的變化不大於限定的10%VDD情況下，輸入信號(hào)的高、低電平允許的最大變化量大于30%VDD。于是可以通過提高電壓的方式去提高噪聲容限。低電平輸出：在低電平輸出時(shí)，輸出端的NMOS導(dǎo)通而PMOS截止。負(fù)載電流“灌入輸出端NMOS管。假設(shè)導(dǎo)通電阻是RN，負(fù)載電流是IoL，那么輸出電壓應(yīng)該是VOL=R

8、NIOL。必須保證其不高于輸出低電平VOL(MAX)。所以負(fù)載電流必須小于VOL(MAX)/RN。高電平輸出：在高電平輸出時(shí)，輸出端的NMOS截止，PMOS導(dǎo)通。負(fù)載電流經(jīng)PMOS導(dǎo)電溝道由電源VDD流出到負(fù)載電阻。這一過程被形象地稱為“拉電流。必須保證在PMOS上的管壓降不得大于使輸出電壓低于VOH(MIN)的值。那么“拉電流也不能過大。扇入：某種門電路的輸入端數(shù)目；扇出：能有效驅(qū)動(dòng)同類型門電路的個(gè)數(shù)。一種門電路往往是通過輸出管串聯(lián)的形式實(shí)現(xiàn)“與“或運(yùn)算，當(dāng)串聯(lián)的MOS管越多，輸出管內(nèi)壓降就會(huì)上升到電平邏輯錯(cuò)誤的程度。同樣，如果需要驅(qū)動(dòng)的門太多，那么較大的驅(qū)動(dòng)電流也可以造成很大的管壓降。最大

9、高電平扇出系數(shù)/IHMAXOHMAXHMAXIIN最大低電平扇出系數(shù)/ILMAXOLMAXLMAXIINLMAXHMAXMAXNNMinN,扇出系數(shù)：信號(hào)轉(zhuǎn)換時(shí)延由于MOS管的寄生電容和負(fù)載電容的存在，使得傳輸信號(hào)波形不再是標(biāo)準(zhǔn)的矩形波方波，而是梯形波。這樣信號(hào)從一個(gè)邏輯狀態(tài)轉(zhuǎn)換到另一個(gè)邏輯狀態(tài)所需的時(shí)間稱為轉(zhuǎn)換時(shí)延。VIHMINVILMAXtrtf)(放電方程：)()1(充電方程：0000dLNCRtdddLPCRtdUuLnCRteUuUuULnCRteUuLNLP輸出信號(hào)滯后于輸入信號(hào)的變化，稱為傳輸時(shí)延。tPHL輸入電壓前沿上升到幅值的50與輸出后沿下降到幅值的50之間的時(shí)間差值；tP

10、LH輸入電壓后沿下降到幅值的50與輸出前沿上升到幅值的50之間的時(shí)間差值；tpd平均傳輸延遲時(shí)間，tpd tPHL tPLH/ 2。uiiniptt動(dòng)態(tài)功耗計(jì)算：在一個(gè)周期內(nèi)，CMOS反相器分別經(jīng)歷PMOS充電和NMOS放電的過程。管上由于分布電容充放電所引起的平均功耗可以用以下方法計(jì)算。在vIVDD / 2附近處，兩個(gè)互補(bǔ)MOS管同時(shí)導(dǎo)通，漏極電流最大，呈尖峰狀態(tài)。自學(xué)：以雙極型晶體管作為開關(guān)組件構(gòu)成的邏輯電路。由于載流子種類有兩種，所以稱為雙極型電路。雙極型晶體管用作開關(guān)狀態(tài)時(shí)，只使用其中的“截止和“飽和兩種工作狀態(tài)。三極管輸出特性中的放大區(qū)，在模擬電路中用作信號(hào)比例運(yùn)算用，但在數(shù)字電路中

11、，線性的放大區(qū)卻代表邏輯狀態(tài)的不確定性，予以回避。標(biāo)準(zhǔn)通用系列：國(guó)產(chǎn)型號(hào)為CT54/74系列，與國(guó)際上SN54/74系列相當(dāng)，部標(biāo)型號(hào)為T1000系列。高速系列：國(guó)產(chǎn)型號(hào)為CT54H/74H系列，與國(guó)際上SN54H/74H系列相當(dāng)，部標(biāo)型號(hào)為T2000系列。肖特基系列：國(guó)產(chǎn)型號(hào)為CT54S/74S系列，與國(guó)際上SN54S/74S系列相當(dāng)，部標(biāo)型號(hào)為T3000系列。低功耗肖特基系列：國(guó)產(chǎn)型號(hào)為CT54LS/74LS系列，與國(guó)際上SN54LS/74LS系列相當(dāng)，部標(biāo)型號(hào)為T4000系列。輸入低電平VIT1管be結(jié)導(dǎo)通。VB1被鉗制在，此時(shí)T2管截止，T5截止，T4飽和導(dǎo)通。VoVOHVCC IC2

12、R22VON。輸入高電平VIHT1管bc節(jié)導(dǎo)通，T2導(dǎo)通，T4截止，T5導(dǎo)通飽和，輸出Vo為T5管的飽和壓降，Vo=VOL。此時(shí)VB1的電壓約為三個(gè)PN結(jié)正向?qū)▔航担瑸樽笥摇６O管D1是輸入級(jí)的鉗位二極管抑制負(fù)脈沖干擾；保護(hù)T1發(fā)射極，防止輸入為負(fù)電壓時(shí)，電流過大，它可允許最大電流為20mA。二極管D2確保T5飽和時(shí)，T4能可靠地截止。截止區(qū)VI=0.6v線性區(qū)轉(zhuǎn)折區(qū)飽和區(qū)使用達(dá)林頓復(fù)合管輸出，輸出電路具有很大的電流放大倍數(shù)，顯著地降低了輸出電阻。改善了輸出特性。74H系列，電阻減小，轉(zhuǎn)換速度加快，功耗增加。 勢(shì)壘二極管SBD的開啟電壓很低，只有，故三極管的集電結(jié)bc結(jié)正向偏置后，SBD先導(dǎo)

13、通，并把bc結(jié)電壓鉗位在。有效地制止三極管進(jìn)入過飽和狀態(tài)，提高管子的開關(guān)速度。使用T6組成有源泄放回路。截止時(shí)阻值高，導(dǎo)通時(shí)阻值低。使用SBD取代多發(fā)射極三極管作為輸入電路；增加D3作為T4的基極泄放通路，D4作為負(fù)載電容的泄放通路。提高阻值，降低功耗。與CMOS漏極開路門一樣，為了實(shí)現(xiàn)“線與功能，TTL電路中也有集電極開路門設(shè)計(jì)。在一般情況下，門電路的輸出是不可以直接并聯(lián)在一起的。推拉式輸出電路結(jié)構(gòu)的局限性： 輸出電平不可調(diào) 負(fù)載能力不強(qiáng)，尤其是高電平輸出 輸出端不能并聯(lián)使用集電極開路門 當(dāng)反相器輸入EN為高電平時(shí)，P點(diǎn)被鉗制為低電平，T4、T5管均截止，輸出為高阻態(tài)。 當(dāng)反相器輸入EN為低

14、電平時(shí)，P點(diǎn)為高電平，D反向截止。此時(shí)電路功能是普通的與非門。數(shù)據(jù)的雙向傳輸總線結(jié)構(gòu)總線結(jié)構(gòu)例2-3：根據(jù)表2-4P43計(jì)算74LS00的扇出系數(shù)。解：輸出高電平扇出數(shù)：輸出低電平扇出數(shù)：扇出系數(shù)：N=MinNH,NL=20。2002.04.0IHMAXOHMAXHIIN402.08ILMAXOLMAXLIIN2.5.1 發(fā)射極耦合邏輯電路2.5.2 Bi-CMOS電路CMOS器件和TTL器件的負(fù)載特性無論是CMOS器件還是TTL器件，對(duì)同類負(fù)載門的數(shù)目都是有限制的。CMOS門主要受下級(jí)門寄生電容所造成的動(dòng)態(tài)功耗限制，與工作頻率電壓有關(guān)。而TTL門主要受扇出系數(shù)的限制。必須保證上下電平輸出時(shí)，

15、拉灌電流的值不得超過最大限值。CMOS電路必須隔絕靜電；空閑輸入端處理：CMOS空閑輸入端的處理：不可懸空。對(duì)于“與運(yùn)算輸入端，可以通過電阻接高電平；對(duì)于“或運(yùn)算輸入端，可以通過電阻接地。TTL門電路空閑輸入端處理：懸空相當(dāng)于接入高電平。一般情況下，接入一個(gè)小阻值電阻，相當(dāng)于接入低電平。如果接入的電阻阻值夠大，那么相當(dāng)于接入高電平。對(duì)于“與輸入運(yùn)算，應(yīng)當(dāng)接入一個(gè)大電阻，而對(duì)于“或輸入運(yùn)算，應(yīng)該接入小電阻?？梢愿鶕?jù)最高輸入低電平和最低輸入高電平的值來計(jì)算接入的阻值大小。ILMAXBECCPPIVvVRRRv)(11相當(dāng)于低電平時(shí)：相當(dāng)于高電平時(shí)：9.21.211RVRVRRVIHMINPIHMI

16、NPCC一般對(duì)于輸入端通過電阻接地的TTL門電路， 當(dāng)時(shí)，構(gòu)成低電平輸入方式； 當(dāng)時(shí)，構(gòu)成高電平輸入方式。試為右圖電路中的外接電阻RL選定適宜的阻值。G1、G2為OC門，輸出管截止時(shí)的漏電流為IOH200A，輸出管導(dǎo)通時(shí)允許的最大負(fù)載電流為IOLmax16mA。G3、G4和G5均為74系列與非門，它們的低電平輸入電流為IIL1mA，高電平輸入電流為IIH40A。，要求OC門的高電平VOH，低電平VOL。解：RL的選擇受兩個(gè)方面的控制。第一，在Y輸出高電平時(shí)，經(jīng)由RL所造成的壓降必須保證滿足后續(xù)門輸入高電平的要求。即：Vcc-VRLVOH。第二，在Y輸出低電平時(shí)，經(jīng)由RL的壓降，又必須使Y點(diǎn)的電

17、平低于VOL，灌入的電流不能超過IOLMAX。一般一般TTL與非門的與非門的電平為電平為0 3.6V,假假設(shè)需要邏輯電平為設(shè)需要邏輯電平為0 12V的邏輯電平，的邏輯電平，只要將負(fù)載電阻接只要將負(fù)載電阻接到到12V電源即可，電源即可，其電路如下圖。其電路如下圖。由于現(xiàn)在大規(guī)模集成電路中，存在著TTL和CMOS兩種邏輯電路，故經(jīng)常會(huì)遇到兩種電路連接問題，即TTL和CMOS 電路的接口問題。而且為了降低功耗，提高集成度，芯片的供電電壓也越來越低。無論何種門作為驅(qū)動(dòng)門，都必須為負(fù)載門提供符合標(biāo)準(zhǔn)的高、低電平和足夠的驅(qū)動(dòng)電流。即要滿足以下各式：(min)(min)(max)(max)(max)(max)(max)(max)但不滿足滿足IHOHILOLIHOHILOLVVmIInIIVV在CMOS電路的