基于Libero的數(shù)字邏輯設(shè)計仿真及驗證試驗試驗報告

1、速*N4）多計算機學(xué)院專業(yè)一班組、學(xué)號姓名協(xié)作者教師評定實驗題目基于Libero的數(shù)字邏輯設(shè)計仿真及驗證實驗1、 熟悉EDA工具的使用；仿真基本門電路。2、 仿真組合邏輯電路。3、 仿真時序邏輯電路。4、 基本門電路、組合電路和時序電路的程序燒錄及驗證。5、 數(shù)字邏輯綜合設(shè)計仿真及驗證。實驗報告1、基本門電路一、實驗?zāi)康?、了解基于Verilog的基本門電路的設(shè)計及其驗證。2、熟悉利用EDA工具進行設(shè)計及仿真的流程。3、學(xué)習(xí)針對實際門電路芯片74HC00、74HC02、74HC04、74HC08、74HC32、74HC86進行VerilogHDL設(shè)計的方法。、實驗環(huán)境Libero仿真軟件。三、

2、實驗內(nèi)容1、掌握Libero軟件的使用方法。2、進行針對74系列基本門電路的設(shè)計，并完成相應(yīng)的仿真實驗。3、參考教材中相應(yīng)章節(jié)的設(shè)計代碼、測試平臺代碼(可自行編程)，完成74HC00、74HC02、74HC04、74HC08、74HC32、74HC86相應(yīng)的設(shè)計、綜合及仿真。4、提交針對基本門電路的綜合結(jié)果，以及相應(yīng)的仿真結(jié)果。四、實驗結(jié)果和數(shù)據(jù)處理1、峪模塊及測試平臺代碼清單注：文件命名要求。工程(project)名要求：學(xué)號末4位+下戈U線+BasGate,例如陳靜(3212005896)的工程名為“5896_BasGatS。設(shè)計代碼文件名1:要求同上，即“5896_BasGate.V。測

3、試平臺文件名：自己定義。(1) 模塊一：2輸入與門、或門、與非、或非、異或門各一，輸入信號(1位A,1位B),輸出信號(Y1,Y2,Y3,Y4,Y5)modulegates_1(A,B,Y1,Y2,Y3,Y4,Y5);inputA,B;outputY1,Y2,Y3,Y4,Y5;assignY1=A&B;assignY2=A|B;assign丫3=(A&B);assignY4=(A|B);assignY5=AAB;endmodule(2) /模塊二：6個非門(同74HC04)modulegates_2(A,Y);input1:6A;output1:6Y;assignY=-A;en

4、dmodule(3)測試平臺代碼'timescale1ns/1nsmoduletestgates_1();regA,B;wireY1,Y2,Y3,Y4,Y5;gates_1v1(A,B,Y1,Y2,Y3,Y4,Y5);initialbeginA=0;B=0;# 10B=1;# 10A=1;# 10B=0;#10;endendmodulemoduletestgates_2();reg1:6A;wire1:6Y;gates_2v2(A,Y);initialbeginA=000001;# 10A=A<<1;# 10A=A<<1;# 10A=A<<1;# 1

5、0A=A<<1;# 10A=A<<1;endendmodule2、模塊一第一次仿真結(jié)果（®ffl）o將波形窗口背景設(shè)為白色，調(diào)整窗口至合適大小，使波形能完整顯示，對窗口截圖。后面實驗中的仿真使用相同方法處理）模塊二第一次仿真結(jié)果（截圖）3、模塊一綜合結(jié)果（截圖）。（將相關(guān)窗口調(diào)至合適大小，使RTL圖能完整顯示,對窗口截圖，后面實驗中的綜合使用相同方法處理）SynplifyProD-2QET9.12A-SheetIofI-taplevel(oflod.二叵區(qū)辱EilitErejttt顫AnalysisKBL=胡虹”t由t沁球蚩泡”k-八©®由

6、回團三.戶島H白：島胎Inst皿PortsCNell飆O.DekTt£*1.45_1_=.prjTVLScript可lauiaiEHumuiqPicA5IC3Kappez.學(xué)34TitaeU3E03llNA£LA.r«E4、模塊一第二次仿真結(jié)果（綜合后）S00LoftarmeterLogifttcJi（截圖）。回答輸出信號是否有延遲，延遲時間約為多少?延遲約為300Ps左右。6、模塊一第三次仿真結(jié)果（布局布線后）（赦胤）?；卮疠敵鲂盘柺欠裼醒舆t，延遲時間約為多少？分析是否有出現(xiàn)競爭冒險。延遲時間約為4500Ps左右，無競爭冒險6、模塊一布局布線的引腳分配（

7、4;ffl）=I/OAttribute1tditorPortSueGroupaeroCellPin1*31BAimiUBUTS33T1ADUB：OUTBW274Y2Arm：omuF295Y3AIUB：OUTBW266Y4AIUEOUTBUF307西Aim：OUT®UP327、燒錄（請老師檢查）2、組合邏輯電路一、實驗?zāi)康?、了解基于Verilog的組合邏輯電路的設(shè)計及其驗證。2、熟悉利用EDA工具進行設(shè)計及仿真的流程。3、學(xué)習(xí)針對實際組合邏輯電路芯片74HC148、74HC138、74HC153、74HC85、74HC283、74HC4511進彳TVerilogHDL設(shè)計的方法。、實

8、驗環(huán)境Libero仿真軟件。三、實驗內(nèi)容1、掌握Libero軟件的使用方法。2、進行針對74系列基本組合邏輯電路的設(shè)計，并完成相應(yīng)的仿真實驗。3、參考教材中相應(yīng)章節(jié)的設(shè)計代碼、測試平臺代碼（可自行編程），完成74HC148、74HC138、74HC153、74HC85、74HC283、74HC4511相應(yīng)的設(shè)計、綜合及仿真。4、74HC85測試平臺的測試數(shù)據(jù)要求：進行比較的A、B兩數(shù)，分別依次為本人學(xué)號的奇數(shù)位和偶數(shù)位（例如，當學(xué)號為3212005896時，A數(shù)依次取學(xué)號從左到右的奇數(shù)位，即數(shù)字3、1、0、5、9,B數(shù)依次取學(xué)號從左到右的偶數(shù)位，即數(shù)字2、2、0、8、6）,驗證A、B的比較結(jié)果

9、。注意：若兩數(shù)相等，需考慮級聯(lián)輸入（級聯(lián)輸入的各種取值情況均需包括）。5、74HC4511設(shè)計成擴展型的，即能顯示數(shù)字09、字母af。6、提交針對74HC148、74HC138、74HC153、74HC85、74HC283、74HC4511（住選二個）的綜合、布局布線結(jié)果，以及相應(yīng)的仿真結(jié)果。7、完成課堂布置實驗的Vierilog代碼，并實現(xiàn)綜合前仿真。四、實驗結(jié)果和數(shù)據(jù)處理1、5g模塊及測試平臺代碼清單注：文件命名要求。工程(project)名要求：學(xué)號末4位+下戈U線+comb,例如陳靜(3212005898芯片的工程名為“5896_comb”。設(shè)計代碼文件，要求每個模塊對應(yīng)一個文件，文件

10、名要求：學(xué)號末4位+下劃線+芯片名，如74HC148芯片文件命名為“5896_74HC148.v”。測試平臺文件名：自己定義。/74HC148代碼moduleHC148(EI,I,A,GS,EO);inputEI;input7:0I;output2:0A;outputGS,EO;reg2:0A;regGS,EO;integerj;always(EI,I)beginif(EI)beginA,GS,EO=5'b11111;endelseif(I=8'b11111111)beginA,GS,EO=5'b11110;endelsefor(j=0;j<8;j=j+1)beg

11、inif(Ij)beginA=j;GS=0;EO=1;endendendendmodule/74HC148測試平臺代碼'timescale1ns/1nsmoduletest_HC148;regei;reg7:0i;wire2:0a;wiregs,eo;HC148u1(ei,i,a,gs,eo);initialbeginei=1;#20ei=0;i=8'b11111111;#20i=8'b11111110;#20i=8'b11111101;#20i=8'b11111011;#20i=8'b11110111;#20i=8'b11101111;

12、#20i=8'b11011111;#20i=8'b10111111;#20i=8'b01111111;endendmodule/74HC138代碼moduleHC138(E1,E2,E3,A,Y);inputE1,E2,E3;input2:0A;output7:0Y;reg7:0Y;integerI;always(E1,E2,E3,A)beginif(E1=1|E2=1|E3=0)Y=8'b11111111;elseY=1'b1<<A;endendmodule/74HC138測試平臺代碼moduletest_HC138;rege1,e2,e3

13、;reg2:0a;wire7:0y;HC138u2(e1,e2,e3,a,y);initialbegina=0;repeat(20)# 20a=$random;endinitialbegine1=1;# 10e2=1;# 10e3=0;# 10e1=0;# 10e2=0;# 10e3=1;endendmodule/74HC153代碼moduleHC153(S,I1,I2,E1,E2,Y1,丫2);input1:0S;input3:0I1;input3:0I2;inputE1,E2;outputY1,Y2;regY1,Y2;always(S,I1,I2,E1,E2)beginif(E1)Y1=0

14、;elseY1=I1S;if(E2)Y2=0;elseY2=I2S;endendmodule/74HC153測試平臺代碼moduletest_HC153;reg1:0s;reg3:0i1;reg3:0i2;rege1,e2;wirey1,y2;HC153u3(s,i1,i2,e1,e2,y1,y2);initialbegine1=1;e2=1;#15e1=0;e2=0;endinitialbegins=0;i1=0;i2=0;#10i1=4'b1001;i2=4'b1100;#10s=1;#10s=2;#10s=3;endendmodule/74HC85代碼moduleHC85

15、(A,B,I,Q);input3:0A,B;input2:0I;output2:0Q;reg2:0Q;always(A,B)beginif(A>B)Q=3'b100;elseif(A<B)Q=3'b001;elseif(I1=1)Q=3'b010;elseif(I=3'b101)Q=3'b000;elseif(I=0)Q=3'b101;elseQ=I;endendmodule/74HC85測試平臺代碼moduletest_HC85;reg3:0a,b;reg2:0i;wire2:0q;HC85u4(a,b,i,q);initialbe

16、gini=0;repeat(4)#10i=$random;endinitialbegina=3;b=1;#10a=1;b=4;#10a=0;b=0;#10a=6;b=1;#10a=5;b=9;endendmodule/74HC283代碼moduleHC283(CIN,A,B,COUT,S);inputCIN;input3:0A,B;outputCOUT;output3:0S;regCOUT;reg3:0S;always(CIN,A,B)beginCOUT,S=CIN+A+B;endendmodule/74HC283測試平臺代碼moduletest_HC283;regcin;reg3:0a,b;

17、wirecout;wire3:0s;HC283u5(cin,a,b,cout,s);initialbegincin=0;repeat(20)#15cin=$random;endinitialbegina=0;repeat(20)#10a=$random;endinitialbeginb=0;repeat(20)#10b=$random;endendmodule/74HC4511代碼moduleHC4511(LE,BI,LT,A,Y);inputLE,BI,LT;input3:0A;output6:0Y;reg6:0Y;always(LE,BI,LT,A)beginif(!LT)Y=7'

18、b1111111;elseif(!BI)Y=0;elseif(LE)Y=Y;elsecase(A)4'd0:Y=7'b1111110;/數(shù)字按abcdefg順序4'd1:Y=7'b01100004'd2:Y=7'b11011014'd3:Y=7'b11110014'd4:Y=7'b01100114'd5:Y=7'b10110114'd6:Y=7'b10111114'd7:Y=7'b11100004'd8:Y=7'b1111111;4'd9:Y=

19、7'b1111011;4'd10:Y=7'b1110111;4'd11:Y=7'b0011111;4'd12:Y=7'b1001110;4'd13:Y=7'b0111101;4'd14:Y=7'b1001111;4'd15:Y=7'b1000111;default:;endcaseendendmodule/74HC4511測試平臺代碼moduletest_HC4511;regle,bi,lt;reg3:0a;wire6:0y;HC4511u6(le,bi,lt,a,y);initialbeg

20、inlt=0;#10lt=1;bi=0;#10bi=1;le=1;#10le=0;endinitialbegina=0;repeat(30)#20a=$random;endendmodule3、第一次仿真結(jié)果截圖(任選一個模塊，請注明)74HC85:mTavcM回1X5、第二次仿真結(jié)果（綜合后仿真截圖）約為多少？回答輸出信號是否有延遲，最長延遲時間最大延遲約為700pso6、布局布線（引腳分配截圖）0回答輸出信號是否有延遲，最長延遲時間約為7、第三次仿真結(jié)果（布局布線后）多少？分析是否有出現(xiàn)競爭冒險。Fae三e*工RdiIihTzrail.工qLilaj-rlwr&K幽用3:3446g

21、Q»21件ftf2:jmewm；qWXDaipinflwM#WtJ4C昭HCEFEJa最大延遲約為11500ps,出現(xiàn)競爭冒險。WWB：8、燒錄，給老師檢查。3、時序邏輯電路一、實驗?zāi)康?、了解基于Verilog的時序邏輯電路的設(shè)計及其驗證。2、熟悉利用EDA工具進行設(shè)計及仿真的流程。3、學(xué)習(xí)針對實際時序邏輯電路芯片74HC74、74HC112、74HC19474HC161進行VerilogHDL設(shè)計的方法。二、實驗環(huán)境Libero仿真軟件。三、實驗內(nèi)容1、熟練掌握Libero軟件的使用方法。2、進行針對74系列時序邏輯電路的設(shè)計，并完成相應(yīng)的仿真實驗。3、參考教材中相應(yīng)章節(jié)的設(shè)計代

22、碼、測試平臺代碼（可自行編程）,完成74HC74、74HC112、74HC161、74HC194相應(yīng)的設(shè)計、綜合及仿真。4、提交針對74HC74、74HC11274HC161、74HC194（任選一個）的綜合結(jié)果，以及相應(yīng)的仿真結(jié)果。四、實驗結(jié)果和數(shù)據(jù)處理1、74HC74、74HC11274HC161、74HC194四個模塊及測試平臺代碼設(shè)計。注：將以上4個模塊及相應(yīng)測試平臺代碼均寫在一個工程文件中。工程(project)名要求：學(xué)號末4位+下劃線+seq,例如陳靜(3212005896)的工程名為“5896_sed'。設(shè)計模塊兀碼文件名要求：A) 4個模塊可以寫在同一個Verilog

23、文件中，如果這樣，文件命名要求同上，即“5896_seq.U;B) 4個模質(zhì)分別寫在不同的Verilog文件中，如果這樣，文件命名要求：學(xué)號末4位+下劃線+芯片名，例如“5896_74HC161.v”。測試平臺文件名：分別為每個模塊建立一個測試平臺文件，文件命名要求：test+下劃線+芯片名，例如“test_74HC161.v”。(1)代碼清單/74HC74代碼moduleHC74(S1,S2,R1,R2,CLK1,CLK2,D1,D2,Q1,QF1,Q2,QF2);inputS1,S2,R1,R2,CLK1,CLK2,D1,D2;outputQ1,QF1,Q2,QF2;regQ1,QF1,Q

24、2,QF2;always(posedgeCLK1)beginif(!S1&&R1)beginQ1<=1;QF1<=0;endelseif(S1&&!R1)beginQ1<=0;QF1<=1;endelseif(!S1&&!R1)beginQ1<=1;QF1<=1;endelsebeginQ1<=D1;QF1<=!D1;endendalways(posedgeCLK2)beginif(!S2&&R2)beginQ2<=1;QF2<=0;endelseif(S1&&a

25、mp;!R1)beginQ2<=0;QF2<=1;endelseif(!S1&&!R1)beginQ2<=1;QF2<=1;endelsebeginQ2<=D2;QF2<=!D2;endendendmodule/74HC74測試平臺代碼'timescale1ns/1nsmoduletest_HC74;regs1,s2,r1,r2,clk1,clk2,d1,d2;wireq1,qf1,q2,qf2;HC74U1(s1,s2,r1,r2,clk1,clk2,d1,d2,q1,qf1,q2,qf2);initialbeginclk1=0;#

26、400$finish;endalways#10clk1=clk1;initialbeginclk2=0;endalways#10clk2=clk2;initialbegins1=0;repeat(20)# 20s1=$random;endinitialbegins2=0;repeat(20)# 20s2=$random;endinitialbeginr1=1;repeat(20)# 20r1=$random;endinitialbeginr2=1;repeat(20)# 20r2=$random;endinitialbegind1=0;repeat(20)# 20d1=$random;endi

27、nitialbegind2=0;repeat(20)#20d2=$random;endendmodule/74HC112代碼moduleHC112(S1,S2,R1,R2,CLK1,CLK2,J1,J2,K1,K2,Q1,QF1,Q2,QF2);inputS1,S2,R1,R2,CLK1,CLK2,J1,J2,K1,K2;outputQ1,QF1,Q2,QF2;regQ1,Q2;assignQF1=Q1;assignQF2=Q2;always(negedgeCLK1,negedgeS1,negedgeR1)beginif(!S1&&R1)Q1<=1;elseif(S1&a

28、mp;&!R1)Q1<=0;elseif(!S1&&!R1)Q1<=1;elsecase(J1,K1)2'b00:Q1<=Q1;2'b01:Q1<=0;2'b10:Q1<=1;2'b11:Q1<=Q1;endcaseendalways(negedgeCLK2,negedgeS2,negedgeR2)beginif(!S2&&R2)Q2<=1;elseif(S2&&!R2)Q2<=0;elseif(!S2&&!R2)Q2<=1;elseca

29、se(J2,K2)2'b00:Q2<=Q2;2'b01:Q2<=0;2'b10:Q2<=1;2'b11:Q2<=Q2;endcaseendendmodule/74HC112測試平臺代碼'timescale1ns/1nsmoduletest_HC112;regs1,s2,r1,r2,clk1,clk2,j1,j2,k1,k2;wireq1,qf1,q2,qf2;HC112U1(s1,s2,r1,r2,clk1,clk2,j1,j2,k1,k2,q1,qf1,q2,qf2);initialbeginclk1=0;endalways#

30、10clk1=clk1;initialbegins1=0;repeat(20)# 20s1=$random;endinitialbeginr1=0;repeat(20)# 20r1=$random;endinitialbeginj1=0;repeat(20)# 20j1=$random;endinitialbegink1=0;repeat(20)# 20k1=$random;endinitialbeginclk2=0;endalways# 10clk2=clk2;initialbegins2=0;repeat(20)s2=$random;endinitialbeginr2=0;repeat(2

31、0)# 20r2=$random;endinitialbeginj2=0;repeat(20)# 20j2=$random;endinitialbegink2=0;repeat(20)# 20k2=$random;endinitial# 450$finish;endmodule/74HC161代碼moduleHC161(MR,CP,CEP,CET,PE,D,Q,TC);inputMR,CP,CEP,CET,PE;input3:0D;output3:0Q;outputTC;reg3:0Q;regTC;always(posedgeCP)beginif(!MR)Q<=0;elseif(!PE)

32、Q<=D;elseif(!CEP|!CET)Q<=Q;elseQ<=Q+1;endalways(posedgeCP)beginif(Q=4'b1110)TC<=1;elseTC<=0;endendmodule/74HC161測試平臺代碼'timescale1ns/1nsmoduletest_HC161;regmr,cp,cep,cet,pe;reg3:0d;wire3:0q;wiretc;HC161u1(mr,cp,cep,cet,pe,d,q,tc);initialbeginmr=0;#15mr=1;pe=0;d=0;#15cep=1;cet=1

33、;pe=1;#200cep=0;#15cet=0;endinitialbegincp=0;#300$finish;endalways#5cp=cp;endmodule/74HC194代碼moduleHC194(MR,S,CP,DSR,DSL,D,Q);inputMR,DSR,DSL,CP;input1:0S;input3:0D;output3:0Q;reg3:0Q;always(posedgeCP,negedgeMR)beginif(!MR)Q<=0;elsecase(S)0:Q<=Q;1:Q<=DSR,Q3:1;2:Q<=Q2:0,DSL;3:Q<=D;endc

34、aseendendmodule/74HC194測試平臺代碼'timescale1ns/1nsmoduletest_HC194;regmr,cp,dsr,dsl;reg1:0s;reg3:0d;wire3:0q;HC194u1(mr,s,cp,dsr,dsl,d,q);initialbegincp=0;s=3;repeat(20)#20s=$random;endalways#10cp=cp;initialbegindsr=0;repeat(20)# 20dsr=$random;endinitialbegindsl=0;repeat(20)# 20dsl=$random;endinitia

35、lbegind=0;repeat(20)# 20d=$random;endinitialbeginmr=1;#350mr=0;endinitialbegin#400$finish;endendmodule(2)第一次仿真結(jié)果(任選一個模塊，請注明)模塊74HC161:(3)綜合結(jié)果(4)第二次仿真結(jié)果(綜合后)L由|忸(5)布局布線(引腳分配截圖)'=I/OAttributeTEditorrortaaeGroupicroCellPinBmberL1CEFAtm：IHBUP262CETABUB：IHEUF273CFAUm：CLKEUF64430ADLIE：rNEUF345DlADLIB:

36、INBUFseE32ADM®:INBUP917B3ABUB:IHEUF30MRATUB:MU?31'3PE3310QtoADUEOlfTEVF3511QlABmOUTEVF3212Q幻ABUBUTEVF9013Q3JADUB:OUTEVP3614TOABUB：OUTEUF40(6)第三次仿真結(jié)果(布局布線后)(7)燒錄。5、數(shù)字邏輯綜合設(shè)計仿真及驗證一、實驗?zāi)康?、進一步熟悉利用EDA工具進行設(shè)計及仿真的流程。2、熟悉利用EDA工具中的圖形化設(shè)計界面進行綜合設(shè)計。3、熟悉芯片燒錄的流程及步驟。4、掌握分析問題、解決問題的綜合能力，通過EDA工具設(shè)計出能解決實際問題的電路。二、

37、實驗環(huán)境1、Libero仿真軟件。2、DIGILOGIC-2011數(shù)字邏輯及系統(tǒng)實驗箱。3、ActelProasic3A3P030FPGA核心板及FlashPro4燒錄器。三、實驗內(nèi)容1、新建一工程，用SmartDesign畫布工具，進行如下設(shè)計：(1)使用已設(shè)計的74HC161、74HC85、74HC4511模塊，及IP核中ActelMacros庫中的反相器模塊(INV),在SmartDesign畫布中設(shè)計下圖左框中的模塊。注：還應(yīng)設(shè)計相應(yīng)的dig1dig4輸出端口，以控制4個數(shù)碼顯示管顯示。工程文件命名要求：學(xué)號末4位+下戈U線+cs,例如“5896_cs1'。各功能模塊復(fù)制在一個

38、VerilogHDL文件中，文件名命名要求：學(xué)號末4位+下劃線+cs1,例如“5896_cs1'畫布文件的命名要求：學(xué)號末4位+下劃線+cs2Digabcdefg注意，布局布線時輸入引腳應(yīng)避開FPGA板中上下兩排排針引腳，輸出的ag及dig1-dig4固定的FPGA引腳如下：輸出abcdefgdp（小數(shù)點）dig1dig2dig3dig4FPGA弓|腳7677787980818283848586902、跑馬燈設(shè)計設(shè)計要求：共8個LED燈連成一排，用以下3種模式來顯示，模式選擇使用兩個按鍵進行控制。模式1:先點亮奇數(shù)燈，即1、3、5、7燈亮，然后偶數(shù)燈，即2、4、6、8燈亮,依次循環(huán)，燈

39、亮的時間按時鐘信號的二分頻設(shè)計。模式2:按照1、2、3、4、5、6、7、8的順序依次點亮所有燈；然后再按1、2、3、4、5、6、7、8的順序依次熄滅所有燈，間隔時間按時鐘信號的八分頻設(shè)計。模式3:按照1/8、2/7、3/6、4/5的順序依次點亮所有燈，每次同時點亮兩個燈；然后再按1/8、2/7、3/6、4/5的順序熄滅相應(yīng)燈，每次同時熄滅兩個燈，燈亮的時間按時鐘信號的四分頻設(shè)計。模式4:變化規(guī)律自己設(shè)計。工程文件命名：學(xué)號后4位CsZ例如“5976_cs2。3、四位數(shù)碼管掃描顯示學(xué)號末4位設(shè)計要求：共4個數(shù)碼管，連成一排，要求每個數(shù)碼管顯示1位數(shù)字提示： 可使用IP核BasicBlocks中的

40、Register,構(gòu)造4個4位寄存器，每個寄存器存儲1位數(shù)字； 可設(shè)計一個4位的4選1數(shù)據(jù)選擇器，選才¥4個寄存器中的1個，作為74HC4511的數(shù)據(jù)輸入信號； 可使用IP核counter,構(gòu)造1個2位計數(shù)器，計數(shù)器輸出作為數(shù)據(jù)選擇器的選擇控制信號； 為了能在實驗箱上顯示4個不同的數(shù)字，必須使4個選通信號DIG1、DIG2、DIG3、DIG4輪流被單獨選通（該選通信號可用計數(shù)器的輸出，經(jīng)2-4譯碼器產(chǎn)生）。另外，為達到較好的顯示效果，時鐘頻率應(yīng)大于50HZ0工程文件命名：學(xué)號后4®_cs-3,但J如5976_cs34、交通燈控制器（選做）工程文件命名：學(xué)號后4位/$4,例如

41、“5976_cs45、鍵盤掃描器和編碼器（.做）工程文件命名：學(xué)號后4位Csq例如“5976_csS四、實驗結(jié)果和數(shù)據(jù)處理（未做的部分，請自行刪除）1、（1）設(shè)計完成后，將SmartDesign畫布中的設(shè)計截圖（截圖）（2）設(shè)計相應(yīng)的測試平臺。測試平臺中的數(shù)據(jù)要求所輸入的A3A2A1A0及B3B2B1B0分別為學(xué)生學(xué)號末四位的最小數(shù)及最大數(shù)所對應(yīng)的二進制數(shù)。測試平臺代碼'timescale1ns/1nsmoduletest;reg3:0a,b;regmr,cp;wire6:0y;z6159_cs2u1(.A(a),.B(b),.MR(mr),.CP(cp),.Y(y);initialb

42、egincp=0;#400$finish;endparameterperiod=20;always#(period/2)cp=cp;initialbeginmr=0;#25mr=1;endinitialbegina=1;b=9;endendmodule(3)第一次仿真結(jié)果的l!W工IirOnWl-產(chǎn)股叫卜才口.星I-bsu靠一”腐*|理*ill用51：，61共儕修.1電:RW-jJSlI34二"主|二|明隊IrIIrriM：«nrnMa:I>(4)綜合結(jié)果digldig3dig4(5)布局布線(引腳分配截圖)PortflufGroupl&croCellPinu

43、aiber二A0ABLLB：INBUF224UiArm:INBU?3A2AEUE：IWBUF4ADIABUEINBUF5HOADLIB：INEUF726BllADLIB：INBUF737B74eM3AILIE：IHBUF75(9CFM)UE:CLKEUF1二T|10AEUEOUTbW6411di磔ADUE：0irrBUFG512ADLJE：iOUTEUF8613dig!ABUE：OUTEW9Q|14dpABm：OUTEUFB315MEAEUE：工郎UF7015Y0AEUEOUTBUFE217HlABmOUTBUF6113I2ABUE：OUTEUFSO19Y3M)m：0UTEUF7920I4KD

44、UB：OUTEUF7021Y5AEUEOUTEUF7722T6ADmOUTBUF76(6)第三次仿真結(jié)果(布局布線后)(7)燒錄。完成后給老師檢查(注：可和后面的多個實驗一起燒錄再檢查)2、跑馬燈設(shè)計(1)各功能模塊代碼(每個功能模塊請加注釋介紹功能)/選擇輸出端控制模塊，控制跑馬燈的模式modulechoose(CLK,A,B,C,D,S,Y);input7:0A,B,C,D;input1:0S;inputCLK;output7:0Y;reg7:0Y;always(posedgeCLK)begincase(S)0:Y=A;1:Y=B;2:Y=C;3:Y=D;endcaseendendmodu

45、le/跑馬燈模式一moduleled1(RST,CLK,LED);inputRST,CLK;output7:0LED;reg7:0LED;regcot;reg7:0led_r;always(posedgeCLK)beginif(RST)cot<=0;elsebeginled_r=8'b01010101;if(cot=0)LED<=led_r;elseLED<=led_r<<1;cot<=cot+1;endendendmodule/跑馬燈模式二moduleled2(RST,CLK,LED);inputRST,CLK;output7:0LED;reg7:

46、0LED;regdir;reg2:0cot;reg7:0led_r;always(posedgeCLK)beginif(RST)begincot<=0;dir<=0;endelsebeginif(!dir)beginif(cot=0)beginled_r=8'b00000001;LED<=led_r;endelseLED<=(LED<<1)+led_r;if(cot=7)dir<=dir;cot<=cot+1;endelsebeginif(cot=0)beginled_r=8'b11111110;LED<=led_r;end

47、elseLED<=LED<<1;if(cot=7)dir<=dir;cot<=cot+1;endendendendmodule/跑馬燈模式3moduleled3(RST,CLK,LED);inputRST,CLK;output7:0LED;reg7:0LED;reg7:0led_r,led_l;reg1:0cot;regdir;always(posedgeCLK)beginif(RST)begincot<=0;dir<=0;endelsebeginif(!dir)beginif(cot=0)beginled_r=8'b00000001;led_

48、l=8'b10000000;endelsebeginled_r=(led_r<<1)|led_r;led_l=(led_l>>1)|led_l;endLED<=led_r|led_l;if(cot=3)dir<=dir;cot<=cot+1;endelsebeginif(cot=0)beginled_r=8'b11111110;led_l=8'b01111111;endelsebeginled_r=led_r<<1;led_l=led_l>>1;endLED<=led_r&led_l;if(

49、cot=3)dir<=dir;cot<=cot+1;endendendendmodule/跑馬燈模式四moduleled4(RST,CLK,LED);inputRST,CLK;output7:0LED;reg7:0LED;reg7:0led_r;reg2:0cot;always(posedgeCLK)beginif(RST)cot=0;elsebeginif(cot=0)beginled_r=8'b00000001;LED<=led_r;endelseif(cot<3)LED<=(LED<<1)+led_r;elseLED<=LED<

50、;<1;cot=cot+1;endendendmodule(2)SmartDesign的連線圖(3)功能仿真波形圖心LitE”工iHM&PjFMJlbillLhikwJ.H口號段|,40541糜聚琢|鑿B1)*+*1題HM21lfltjVlT>/儕»*宣/居切期里1.|占占世人1+啤金鼻.I劇用包魚也.TuaiMr3Ali電詞m捌肝«0"irt伙*用申(4)綜合結(jié)果RTL圖Ied1RSTCLKle。【砌ledl0chooseCLKled2川7二口RSTCLKLED7：0T5Tled2_OC7：0D7：0JIed3S1：0choose0RSTCLKLEDROlfflled3_0RSTCLKIed4lmo】Fled4_0(5)引腳分配I/OAttributEdtor截圖(6)燒錄。燒錄后連線，給老師檢查。3、四位數(shù)碼管掃描顯示學(xué)號末4位(1)各功能模塊代碼(每個功能模塊請加注釋介紹功能)modulechoose(A1,A2,A3,A4,S,Y);/四選一選擇器，選擇輸出哪個寄存器input3:0A1,A2,A3,A4;input1:0S;output3:0Y;reg3:0Y;always(A1,A2,A3,A4,S)begincase(S)0:Y=A1;1:Y=A2;2:Y=A3;3:Y=