第5章.存儲器原理與接口

1、第5章 存儲器原理與接口n存儲器分類n多層存儲結構概念 n主存儲器及存儲控制 n8086系統(tǒng)的存儲器接口 n現(xiàn)代內存芯片技術 5.1 存儲器分類存儲器分類 按構成存儲器的器件和存儲介質分類 半導體存儲器 磁盤和磁帶等磁表面存儲器 光電存儲器 按存取方式分類 隨機存儲器RAM (Random Access Memory) 只讀存儲器ROM（Read-Only Memory） 串行訪問存儲器(Serial Access Storage)按在計算機中的作用分類 高速緩沖存儲器(Cache) 主存儲器(內存) 輔助存儲器(外存) 半導體存儲器的分類1、隨機存取存儲器RAM a. 靜態(tài)RAM b. 動態(tài)

2、RAM2、只讀存儲器ROMa. 掩膜式ROM b. 可編程的PROM c. 可用紫外線擦除、可編程的EPROM d. 可用電擦除、可編程的E2PROM等e. FLASH (閃存）RAMRAM靜態(tài)靜態(tài)RAMRAM（SRAMSRAM）動態(tài)動態(tài)RAMRAM（DRAMDRAM）ROMROM掩膜型掩膜型ROMROM可編程可編程ROMROM（PROMPROM）可擦除可編程可擦除可編程ROMROM（EPROMEPROM）電可擦除可編程電可擦除可編程ROMROM（E E2 2PROM)PROM)5.2 多層存儲結構概念多層存儲結構概念 寄存器 Cache(高速緩存) 內存 磁盤 磁道、光盤建立起多層存儲結構，

3、核心是解決容量、速度、價格間的矛盾，充分體現(xiàn)出容量和速度關系。 Cache主存層次 ： 解決CPU與主存的速度上的差距 ； 主存輔存層次 ： 解決存儲的大容量要求和低成本之間的矛盾 。5.3 主存儲器及存儲控制主存儲器及存儲控制 1、 主存儲器的主要技術指標n存儲容量n存取速度n可靠性n功耗 （1） 存儲容量 CPU的最大容量：存儲器可以容納的二進制信息量稱為存儲容量（尋址空間，由CPU的地址線決定） 實際存儲容量：在計算機系統(tǒng)中具體配置了多少內存。 （2）存取速度 存取時間是指從啟動一次存儲器操作到完成該操作所經歷的時間，又稱為讀寫周期。（3）可靠性 可靠性是用平均故障間隔時間來衡量（MTB

4、F, Mean Time Between Failures） （4）功耗 功耗通常是指每個存儲元消耗功率的大小 2、主存儲器的基本組成 數(shù)據(jù)緩沖器： 寄存來自CPU的寫入數(shù)據(jù)或從存儲體內讀出的數(shù)據(jù)。存儲體：是存儲芯片的主體，由基本存儲元按照一定的排列規(guī)律構成。地址譯碼器：接收來自CPU的n位地址，經譯碼后產生2n個地址選擇信號，實現(xiàn)對片內存儲單元的選址。1、單譯碼結構2、雙譯碼結構控制邏輯電路：接收片選信號CS及來自CPU的讀/寫控制信號，形成芯片內部控制信號，控制數(shù)據(jù)的讀出和寫入。5.4 8086系統(tǒng)的存儲器接口系統(tǒng)的存儲器接口 存存儲儲器和器和CPU的的連連接接CPU CPU 提供的信號線

5、提供的信號線 數(shù)據(jù)線 D15D0 地址線 A19A0存儲器或I/O端口訪問信號M/IO#RD# 讀信號 WR# 寫信號 BHE# 總線高字節(jié)有效信號n高速高速CPUCPU和較低速度存儲器之間的速度匹和較低速度存儲器之間的速度匹配問題。配問題。nCPUCPU總線的負載能力問題?？偩€的負載能力問題。n片選信號和行地址、列地址的產生機制。片選信號和行地址、列地址的產生機制。n對芯片內部的尋址方法。對芯片內部的尋址方法。當有多片存儲器芯片共同使用當有多片存儲器芯片共同使用時片選信號的產生方法時片選信號的產生方法n線選法線選法n全譯碼法全譯碼法n部分譯碼法部分譯碼法n混合譯碼法混合譯碼法片選信號譯碼芯片

6、片選信號譯碼芯片 常用的譯碼芯片是74LS138譯碼器，功能是38譯碼器，有三個“選擇輸入端”C、B、A和三個“使能輸入端” G1、G2A#，G2B#以及8個輸出端 Y7# Y0 # 譯碼芯片 74LS138AG2BG27Y6Y5Y4Y3Y2Y1Y0Y輸 入輸 出使 能選 擇G1G2A#G2B#CBAY7#Y6#Y5#Y4#Y3#Y2#Y1#Y0#1000001111111010000111111101100010111110111000111111011110010011101111100101110111111001101011111110011101111111其 它X X X11111

7、11174LS138功能表 線選譯碼A14A12A0A13(1)2764(2)2764 CECEA15(3)2764CE線選譯碼示例地址分析芯芯片片A19A16A15A14A13A12A0可用地址可用地址11 1 0全全0全全1 0C000H0DFFFH21 0 1全全0全全1 0A000H0BFFFH30 1 1全全0全全106000H07FFFH線選譯碼n構成簡單n地址空間嚴重浪費，必然會出現(xiàn)地址重復n多多個存儲地址會對應一一個存儲單元n地址不連續(xù)和地址重疊全譯碼A19A18A17A15 A14A13A16CBAE3138 A12A0CEY6E2E1IO/M2764全譯碼n每個存儲單元的地

8、址都是唯一的，不存在地址重復n譯碼電路可能比較復雜、連線也較多部分譯碼138A17 A16A11A0A14 A13A12(4)(3)(2)(1)2732273227322732CBAE3-E2-E1IO/M-CE-CE-CE-CE-Y0-Y1-Y2-Y3部分譯碼示例地址分析1234芯片芯片10101010A19 A1520000H20FFFH21000H21FFFH22000H22FFFH23000H23FFFH全全0全全1全全0全全1全全0全全1全全0全全1000001010011可用地址可用地址A11A0A14 A1238 部分譯碼n每個存儲單元將對應多個地址（地址重復），需要選取一個可用

9、地址n可簡化譯碼電路的設計n但系統(tǒng)的部分地址空間將被浪費39混合譯碼 -CS1 A12 -OE CS26264A11A0 -WE138CBA-Y0-Y1-Y2E3-E2-E3+5VA17A16A11A0D7D0A12A15A14A13-MEMR-MEMW+5VCS2 -CS1 A12 -OED7D0D7D06264A11A0 -WE -CE -OE 2732A11A0 D7D0 -CE -OE 2732A11A0 D7D040綜合舉例地址分析0 0 00 0 10 1 00 1 0A15 A1300000H01FFFH02000H03FFFH04000H04FFFH05000H05FFFH一個

10、可用地址一個可用地址XX 00XX 00XX 00XX 00A19 A166264-16264-22732-12732-2芯片芯片全全0全全1全全0全全1A12 A11 A0全全0全全1全全0全全1018選選1譯碼譯碼2選選1譯碼譯碼通通過過與與門組門組合合這這2個個譯碼輸譯碼輸出信號出信號 8086系統(tǒng)的存儲器接口設計基本步驟：（1 1）根據(jù)系統(tǒng)中實際存儲器容量，確定存儲器）根據(jù)系統(tǒng)中實際存儲器容量，確定存儲器 在整個尋址空間中的位置；在整個尋址空間中的位置；（2 2）根據(jù)所選用存儲芯片的容量，畫出地址）根據(jù)所選用存儲芯片的容量，畫出地址 分配圖或列出地址分配表；分配圖或列出地址分配表；（3

11、 3）根據(jù)地址分配圖確定譯碼方法；）根據(jù)地址分配圖確定譯碼方法；（4 4）選用合適器件，畫出譯碼電路圖。）選用合適器件，畫出譯碼電路圖。SRAM使用舉例DRAM的的連連接接舉舉例例存儲器的容量擴充用32k*8b的EPROM芯片27C256進行字節(jié)數(shù)擴充，將每個芯片的地址信號A14A0、數(shù)據(jù)輸出信號OE分別連在一起，但芯片允許信號CE要分開，并由地址譯碼電路的不同輸出端CE0和CE1來提供，這樣，在某一時刻，只有一片被選中，通過這種方法，構成64k*8b的存儲系統(tǒng)若用32k*8b的芯片27C256來組成32位的系統(tǒng)，就需要進行數(shù)據(jù)寬度的擴充，如圖所示，需要4個芯片，各芯片的地址信號，芯片允許信號

12、CE和輸出允許信號OE都連在一起，每個芯片分別連接8位數(shù)據(jù)線，當CE有效時，芯片開始工作，當OE有效時，數(shù)據(jù)線上產生數(shù)據(jù)，于是，這樣組成了32k*32b即1MB的存儲系統(tǒng) MOS型器件構成的RAM，分為靜態(tài)和動態(tài)RAM兩種，靜態(tài)RAM通常由觸發(fā)器作為基本存儲電路靜態(tài)存儲單元，動態(tài)RAM通常用單管（電容）組成基本存儲電路，需要定時刷新數(shù)據(jù)。 5.5 現(xiàn)代內存芯片技術現(xiàn)代內存芯片技術 1、 靜態(tài)RAM （SRAM） n功耗大 n速度快n不需要刷新n片容量低2、動態(tài)RAM （DRAM）CWCs行行選線選線列列選線選線數(shù)據(jù)數(shù)據(jù)線線T2T1單單管基本管基本存存儲單儲單元元n需要刷新n容量高 RDRAM （突發(fā)存取的高速動態(tài)隨機存儲器）采用Rambus信號標準，允許多個設備同時以高速的帶寬隨機尋址存儲器，進行高速數(shù)據(jù)傳輸。DRA