基于自頂向下方法的CPU的VerilogHDL描述自頂向下方法pdf.doc

1、基于自頂向下方法的CPU的VerilogHDL描述自頂向下方法pdf(1.內(nèi)蒙古科技信息研究所；2.內(nèi)蒙古大學(xué) 計算機學(xué)院，內(nèi)蒙古 呼和浩特 010000)摘 要：文章闡述了八位簡單功能CPU的設(shè)計過程，其中 包括指令集的設(shè)計、功能模塊的設(shè)計，并且給出了每條指令的執(zhí)行過程。最后用VerilogHDL 硬件描述語言對該CPU進行了描述用MaxPlus工具進行了代碼設(shè)計?！娟P(guān)鍵詞】：p ：八位CPU設(shè)計；VerilogHDL描述；指令集；功能部件 中圖分類號：TP334.7 文獻標識碼：A 文章編 號：10076921(2022)16020101簡單的CPU作為數(shù)字系統(tǒng)，其設(shè)計一般有三種設(shè)計方法：

2、自底向上（Bottom Up）、自頂向下 （Top Down）和并行設(shè)計方法。自底向上設(shè)計的主要思想是將復(fù)雜的系統(tǒng)逐層進行功能 塊劃分和描述功能塊的拓撲連接，直到用底層模塊或部件來描述。自頂向下則是從系統(tǒng) 的需求出發(fā)，逐步將設(shè)計內(nèi)容細化。并行設(shè)計運用自底向上和自頂向下設(shè)計方法，它要 求設(shè)計者開始就考慮產(chǎn)品在整個生命周期的所有因素，包括質(zhì)量、成本、進度計劃和用戶需 求等。自底向上和并行設(shè)計方法有許多的弊端，而自頂向下的方法便于系統(tǒng)級劃分和項目的 管理，減少了不少不必要的麻煩，提高了設(shè)計的成功率。自頂向下的設(shè)計方法具體實施時， 首先從系統(tǒng)設(shè)計入手，進行功能劃分和需求分析p （指令集的設(shè)計），給出功

3、能部件的劃分。 1 指令集設(shè)計指令集是計算機硬件和軟件的接口，它直接影響著CPU的結(jié)構(gòu)。一個完整的計算機指令應(yīng)該 能夠有效地執(zhí)行算術(shù)操作、邏輯操作、數(shù)據(jù)存取操作以及程序控制分支操作等。指令應(yīng)該包 含三個部分：操作碼、目的操作數(shù)地址和操作數(shù)地址。八位CPU指令集按功能分為算術(shù)運算指令、邏輯指令、數(shù)據(jù)傳送指令、比較指令、訪存指令 、跳轉(zhuǎn)指令、I/O指令和測試指令。2 八位CPU架構(gòu)設(shè)計八位CPU采用集中式的控制單元，取來的指令經(jīng)過譯碼產(chǎn)生控制信號給其他模塊使指令運行 。文章主要介紹八位CPU的功能模塊劃分和指令運行的過程。2.1 功能模塊的劃分八位CPU由控制器、運算器（算術(shù)邏輯單元）、指令寄存器

4、、程序計數(shù)器、地址寄存器、數(shù) 據(jù)寄存器、啟停模塊和四個通用寄存器組成。2.2 指令的執(zhí)行過程八位CPU共有17條指令。一條指令執(zhí)行時：CPU根據(jù)指令地址從存儲器中讀出指令來 ，傳送到指令寄存器，指令寄存器再傳給控制器?？刂破鞲鶕?jù)操作碼進行譯碼，產(chǎn)生相 應(yīng)的控制信號。執(zhí)行指令。本文中的八位CPU最多需要六個周期T1T6執(zhí)行完一條指令。 3 八位CPU的VerilogHDL描述八位CPU由控制器、運算器（算術(shù)邏輯單元）、指令寄存器、程序計數(shù)器、地址寄存器、數(shù) 據(jù)寄存器、啟停模塊和四個通用寄存器組成。3.1 運算器運算器有四個控制信號，分別是ENALU、LEFT、LOADA和LOADB。需要輸入操作

5、碼opcode3 0決定具體操作。算術(shù)左移和算術(shù)右移指令的前四位機器碼是一樣的，不能用opcode3 0來決定進行什么操作，所以在控制器對指令譯碼的時候如果是左移操作要產(chǎn)生LEFT信號 給運算器。LOADA和LOADB是裝操作數(shù)的信號。3.2 控制器控制器從指令寄存器讀指令進行譯碼并產(chǎn)生相應(yīng)的控制信號。SZ是來自運算器的狀態(tài)位Z，C 是狀態(tài)位C。CLK來自輸入，ENACK來自啟停模塊。Reset輸出復(fù)位信號給其他部件。JWR是給 通用寄存器的寄存器寫信號。IO決定是否選外設(shè)端口。MEM信號用于選擇存儲器，WR是寫操 作信號。RD是讀操作信號。LOADA和LOADB送給運算器，作為裝入操作數(shù)的信

6、號。ENIR使能指 令寄存器，ENALU是運算器使能，LEFT作為左移操作控制信號發(fā)給運算器，INC作為程序計 數(shù)器自動加一控制信號。如果需要跳轉(zhuǎn)的話發(fā)PCALU給程序計數(shù)器，這樣把運算器把PC+offs et的結(jié)果作為程序計數(shù)器的值來輸入。FETCH是地址存儲器。ENP接地址寄存器，地址寄存 器輸入來自寄存器的數(shù)據(jù)時用ENP信號。DREN使能數(shù)據(jù)寄存器。DRIN接數(shù)據(jù)寄存器的同名引 腳，從存儲器那里讀數(shù)據(jù)時用這信號。ENA1和ENA2作為通用寄存器的多路選擇的使能信號， 用來選擇操作數(shù)和目的操作數(shù)。RS1:0寄存器地址碼。送給通用寄存器的多路器1。 RED1:0目的寄存器地址碼。送給通用寄存

7、器的多路器2。設(shè)計控制器的時采用了有限狀態(tài)機的方法?？偨Y(jié)上文描述的指令執(zhí)行過程及本節(jié)的功 能模塊的設(shè)計可以推出每一條指令在每一個狀態(tài)產(chǎn)生的控制信號了。4 結(jié)語本文主要探討了用VerilogHDL語言設(shè)計一個八位 CPU的過程，介紹了指令集的設(shè)計、功能部 件的劃分、VerilogHDL語言描述和功能仿真。在設(shè)計過程中使用了Altera公司的MuxplusII開發(fā)環(huán)境。本文以17條指令的設(shè)計為例，介紹了如何用VerilogHDL描述一個八位CPU。指令集中有算術(shù) 邏輯指令、數(shù)據(jù)移位指令和程序控制指令。文中對八位CPU的各個模塊進行VerilogHDL語言 描述并生成元件圖形符號。再把各個模塊的元件圖形符號的相應(yīng)信號連起來生成了CPU。其 中數(shù)據(jù)寄存器有一個雙向通道?！緟⒖嘉墨I】：p 1 侯伯享現(xiàn)代數(shù)字系統(tǒng)設(shè)計M西安：西安電子科技大學(xué)出版社，20_.2 王保恒計算機原理與設(shè)計M北京：高等教育出版社，20_.3 汪國強EDA技術(shù)與應(yīng)用M北京：電子工業(yè)出版社，20_.4 袁俊泉VerilogHDL數(shù)字系統(tǒng)設(shè)計及其應(yīng)用M西安：西安電子科技大學(xué) 出版社，20_.5 Kelly Davidson16-