第5章 組合邏輯電路

1、5.1 引言引言 邏輯運算描述的是邏輯運算描述的是“因果因果”關系關系，“因因”代表輸入代表輸入變量，變量，“果果”代表輸出變量；因而代表輸出變量；因而邏輯電路邏輯電路就是描述各就是描述各種種“因果因果”關系，與各種邏輯運算相對應的電子電路。關系，與各種邏輯運算相對應的電子電路。 第第5章章 組合邏輯電路組合邏輯電路 根據(jù)根據(jù)電路結構和邏輯功能的不同電路結構和邏輯功能的不同，邏輯電路通常分，邏輯電路通常分為為組合邏輯電路組合邏輯電路和和時序邏輯電路時序邏輯電路兩大類。兩大類。 組合邏輯電路組合邏輯電路，在任何一時刻電路的輸出僅由該時，在任何一時刻電路的輸出僅由該時刻的輸入所決定?？痰妮斎胨鶝Q定

2、。 時序邏輯電路時序邏輯電路，在某一時刻電路的輸出不僅由該時，在某一時刻電路的輸出不僅由該時刻的輸入所決定，而且與過去的輸出有關?？痰妮斎胨鶝Q定，而且與過去的輸出有關。5.2 組合邏輯電路的特點和功能描述組合邏輯電路的特點和功能描述 組合邏輯電路僅僅由邏輯門構成，信號由輸入側向組合邏輯電路僅僅由邏輯門構成，信號由輸入側向輸出側單方向傳輸，輸出側單方向傳輸，不存在反向傳輸途徑不存在反向傳輸途徑。因此，組合。因此，組合邏輯電路邏輯電路在邏輯功能上的共同特點在邏輯功能上的共同特點是是“當前輸入決定當當前輸入決定當前輸出前輸出”。n個個輸輸入入邏邏輯輯變變量量m個個輸輸出出邏邏輯輯函函數(shù)數(shù)),( ),

3、(),(n21mmn2122n2111XXXfPXXXfPXXXfP5.3 組合邏輯電路的分析與設計組合邏輯電路的分析與設計 組合邏輯電路的分析組合邏輯電路的分析，已知邏輯電路圖已知邏輯電路圖，求解電路求解電路的邏輯功能的邏輯功能，即找出輸出邏輯函數(shù)與輸入邏輯變量之間，即找出輸出邏輯函數(shù)與輸入邏輯變量之間的邏輯關系。的邏輯關系。 組合邏輯電路的設計組合邏輯電路的設計，已知邏輯命題的功能要求已知邏輯命題的功能要求，設計出符合要求的邏輯電路設計出符合要求的邏輯電路。 分析分析設計設計ABP001011101110與非邏輯與非邏輯5.3.1 組合邏輯電路的分析組合邏輯電路的分析 組合邏輯電路的組合邏

4、輯電路的分析分析先判斷電路的性質，再確先判斷電路的性質，再確定電路的邏輯功能。定電路的邏輯功能。根據(jù)邏輯電路圖根據(jù)邏輯電路圖逐級列寫各級門電路輸出端的邏逐級列寫各級門電路輸出端的邏輯表達式輯表達式，并最終得到描述電路輸出與輸入變量之，并最終得到描述電路輸出與輸入變量之間邏輯關系的函數(shù)式間邏輯關系的函數(shù)式 ；對表達式進行適當?shù)鼗喓妥儞Q對表達式進行適當?shù)鼗喓妥儞Q使邏輯關系變得使邏輯關系變得清晰清晰 ；根據(jù)邏輯表達式根據(jù)邏輯表達式列寫真值表列寫真值表；綜合真值表和邏輯表達式綜合真值表和邏輯表達式分析邏輯電路的功能分析邏輯電路的功能對對邏輯電路進行邏輯說明；邏輯電路進行邏輯說明；判斷已知邏輯電路的

5、性質判斷已知邏輯電路的性質。組合邏輯電路僅由邏輯。組合邏輯電路僅由邏輯門構成，信號從電路的輸入側向輸出側單向傳輸，門構成，信號從電路的輸入側向輸出側單向傳輸，不存在反饋。不存在反饋。 例例5.3.1：試分析圖示電路的邏輯功能。：試分析圖示電路的邏輯功能。11107( , ,) P A B CAPBPCPABCABCmm1PABC07( , ,) P A B CABCABCmmABCP00010010010001101000101011001111一致性判別電路一致性判別電路例例5.3.2：試分析圖示電路的邏輯功能。：試分析圖示電路的邏輯功能。4110010101010FABA BA AB BA

6、 A B B31100101110FABA BA A BAB B21001FABA B10000FA BA B4110010101010FABA BA AB BA A B B31100101110FABA BA A BAB B21001FABA B10000FA BA BA1A0B1B0F4F3F2F1000000000 0000100000 1001000000 2001100000 3010000001 0010100011 1011000101 2011100111 3100000002 0100100102 1101001002 2101101102 3110000003 011010

7、0113 1111001103 2111110013 3例例5.3.3：試分析圖示電路的邏輯功能。：試分析圖示電路的邏輯功能。異或門異或門同或門同或門12PABCABCABCABCABCPABCABCABCABCABCABCP1(奇數(shù)奇數(shù))P2(偶數(shù)偶數(shù))000010011001010011011001010101110011111012PABCABCABCABCABCPABCABCABCABCABC奇偶校驗發(fā)生器奇偶校驗發(fā)生器5.3.2 邏輯函數(shù)的變換邏輯函數(shù)的變換CAABFCABAFF CAABFFCABAFFCABAFF 與或型與或型或與型或與型與非與非型與非與非型或非或非型或非或非型與

8、或非型與或非型 與或非型與或非型還有一種較為還有一種較為簡單的轉換方法簡單的轉換方法，就是將與，就是將與或型表達式填入卡諾圖中，或型表達式填入卡諾圖中，化簡填入化簡填入0的小方格，得到反的小方格，得到反函數(shù)的最簡與或型表達式函數(shù)的最簡與或型表達式，再對反函數(shù)求反即得與或非，再對反函數(shù)求反即得與或非型表達式。型表達式。 CAABFFABACFFABAC5.3.3 組合邏輯電路的設計組合邏輯電路的設計 組合邏輯電路的邏輯要求描述各變量之間的邏輯關系，組合邏輯電路的邏輯要求描述各變量之間的邏輯關系，邏輯要求有多種表達方式：邏輯要求有多種表達方式： 1. 文字說明；文字說明； 2. 電路的工作波形圖；

9、電路的工作波形圖； 3. 功能真值表。功能真值表。 組合邏輯電路的組合邏輯電路的設計設計依據(jù)預先設定的邏輯要求，依據(jù)預先設定的邏輯要求，設計出符合要求的邏輯電路圖。設計出符合要求的邏輯電路圖。YA BABY000010100111將具體的事件將具體的事件抽象為邏輯命題抽象為邏輯命題對輸入變量對輸入變量(因因)、輸、輸出變量出變量(果果)進行邏輯賦值；進行邏輯賦值；根據(jù)邏輯要求根據(jù)邏輯要求列真值表列真值表；由真值表由真值表列寫邏輯表達式（標準與列寫邏輯表達式（標準與-或式）或式）；對表達式進行化簡和變換對表達式進行化簡和變換最簡最簡表達式、表達式、最佳最佳表達式；表達式；根據(jù)根據(jù)表達式表達式畫出

10、邏輯電路圖。畫出邏輯電路圖。最簡最簡表達式表達式邏輯電路圖中邏輯電路圖中門電路門電路的個數(shù)少，門的的個數(shù)少，門的輸入端子數(shù)最少；輸入端子數(shù)最少；最佳最佳表達式表達式邏輯電路圖中邏輯電路圖中IC芯芯片片個數(shù)少；個數(shù)少； 組合邏輯電路的一般組合邏輯電路的一般設計原則：設計原則：例例5.3.4：設計一個實現(xiàn)一燈兩處控制的邏輯電路，要求無：設計一個實現(xiàn)一燈兩處控制的邏輯電路，要求無論在樓上還是在樓下都可以分別打開或關掉樓梯上的這盞論在樓上還是在樓下都可以分別打開或關掉樓梯上的這盞燈。燈。 1. 邏輯抽象：邏輯抽象： 設設開關開關A、B，開關向上為，開關向上為“1”，向下為，向下為“0”；燈燈P亮為亮為

11、“1”，滅為，滅為“0”；設初始狀態(tài)設初始狀態(tài)為：為：A=0，B=0時，時，P=1。例例5.3.4：設計一燈兩處控制電路。：設計一燈兩處控制電路。ABP001011011BAABP)(展開 PPBAABBAABP與或式與或式與非與非式與非與非式BAABBAABPBABAABP例例5.3.4：設計一燈兩處控制電路。：設計一燈兩處控制電路。例例5.3.5：設計汽車蜂鳴器報警電路，報警規(guī)則：設計汽車蜂鳴器報警電路，報警規(guī)則：當車窗和當車窗和車門都打開車門都打開，或者，或者車鑰匙處于點火位置且車門打開車鑰匙處于點火位置且車門打開時，汽時，汽車蜂鳴器車蜂鳴器發(fā)出報警信號發(fā)出報警信號。要求用。要求用與非門

12、實現(xiàn)該邏輯電路與非門實現(xiàn)該邏輯電路。 1. 邏輯抽象：邏輯抽象： 蜂鳴器是否發(fā)出報警信號取決于三個因素，蜂鳴器是否發(fā)出報警信號取決于三個因素，車窗車窗W 、車門車門D 的狀態(tài)和的狀態(tài)和車鑰匙車鑰匙K 的位置。設車窗和車門打開為的位置。設車窗和車門打開為“1”，關閉為關閉為“0”，車鑰匙處于點火位置用，車鑰匙處于點火位置用K=1表示，表示，蜂鳴器蜂鳴器發(fā)出發(fā)出報警信號用報警信號用F=1表示。表示。2. 根據(jù)給定的邏輯要求，當根據(jù)給定的邏輯要求，當W和和D都為都為“1”或或D和和K都為都為“1”時，時，F(xiàn)=1。因而不必列出真值表，可以直接寫出符合。因而不必列出真值表，可以直接寫出符合電路邏輯功能的

13、表達式電路邏輯功能的表達式 ：FKDWD例例5.3.5：設計汽車蜂鳴器報警電路。：設計汽車蜂鳴器報警電路。DWKF000000100100011010001011110111113. 設計要求用與非門實現(xiàn)邏輯電路：設計要求用與非門實現(xiàn)邏輯電路：FKDWDKD WD例例5.3.6：已知某房間供暖控制系統(tǒng)的功能：白天，如果室：已知某房間供暖控制系統(tǒng)的功能：白天，如果室溫低于溫低于20 C時供暖；晚上，如果室溫低于時供暖；晚上，如果室溫低于17 C時供暖。設時供暖。設計一個邏輯電路實現(xiàn)供暖系統(tǒng)的控制功能，要求其輸出信計一個邏輯電路實現(xiàn)供暖系統(tǒng)的控制功能，要求其輸出信號號F僅在需要供暖時為高電平信號。

14、僅在需要供暖時為高電平信號。 1. 邏輯抽象：邏輯抽象： 設以設以變量變量A=1 表示晚上，表示晚上，A=0 表示白天；用表示白天；用變量變量B、C 表示兩個溫度閾值表示兩個溫度閾值：如果室溫高于：如果室溫高于20 C時，時，B 為為1，室，室溫高于溫高于17 C時，時，C 為為1；供暖系統(tǒng)供暖系統(tǒng)供暖時輸出高電平用供暖時輸出高電平用F=1 表示。表示。2. 根據(jù)供暖系統(tǒng)的控制規(guī)則，列功能真值表。根據(jù)供暖系統(tǒng)的控制規(guī)則，列功能真值表。注意：無論注意：無論在白天還是在晚上，在白天還是在晚上，B=1、C=0的取值組合情況是不可能的取值組合情況是不可能出現(xiàn)的，因為室溫不可能既低于出現(xiàn)的，因為室溫不可

15、能既低于17 C又高于又高于20 C。因此，這兩種組合相對應的輸出以因此，這兩種組合相對應的輸出以“ ”表示。表示。例例5.3.6：設計房間供暖控制系統(tǒng)。：設計房間供暖控制系統(tǒng)。ABCF00010011010 011010011010110 1110FCAB5.4 加法器加法器 計算機的基本功能是算數(shù)運算，其計算的基礎就是計算機的基本功能是算數(shù)運算，其計算的基礎就是加加法器法器，減法運算減法運算可以用加法器實現(xiàn)，而運用多次重復的加可以用加法器實現(xiàn)，而運用多次重復的加法運算還可以實現(xiàn)法運算還可以實現(xiàn)乘法運算乘法運算，除法運算除法運算則可以通過多次減則可以通過多次減法運算來進行。法運算來進行。 5

16、.4.1 1位二進制加法電路位二進制加法電路 1. 半加器半加器(half adder)實現(xiàn)實現(xiàn)2個個1位二進制數(shù)位二進制數(shù)的加法運算，并輸出的加法運算，并輸出和和與與進進 位位信號的邏輯電路。信號的邏輯電路。和和進位進位加數(shù)加數(shù)被加被加數(shù)數(shù)1. 半加器半加器(half adder)A0B0C0S00000010110011110半加器的真值表半加器的真值表00000SA BA BAB000BAC 與門和或門構成的半加器電路與門和或門構成的半加器電路1. 半加器半加器(half adder)半加器的邏輯符號半加器的邏輯符號與門和異或門構成的半加器電路與門和異或門構成的半加器電路2. 全加器全加

17、器(full adder)實現(xiàn)實現(xiàn)3個個1位二進制數(shù)位二進制數(shù)的加法運算，并輸出的加法運算，并輸出和和與與進進 位位信號的邏輯電路。信號的邏輯電路。全加器邏輯符號全加器邏輯符號來自于來自于低低位位的進位的進位向向高位高位的進位的進位2. 全加器全加器(full adder)全加器的真值表全加器的真值表AiBiCi-1CiSi0000010100111001011101112. 全加器全加器(full adder)AiBiCi-1CiSi0000000101010010111010001101101101011111iiii 1iii 1(,) m(1,2,4,7) S A B C ABC ii

18、ii 1iiii 1ii 1(,) m(3,5,6,7) C A B CABACBC 2. 全加器全加器(full adder)半加器構成的全加器電路半加器構成的全加器電路例例5.4.1：已知電路如圖：已知電路如圖5.3.5所示，試求：所示，試求：(1)寫出虛線框內(nèi)寫出虛線框內(nèi)電路的邏輯函數(shù)表達式；電路的邏輯函數(shù)表達式；(2)分析電路的邏輯功能。分析電路的邏輯功能。 1iiPAB2i1i1iiiiiiiiiiii PAP B PA ABB ABA BA BABiiii 12i 1iii 1(,) m(1,2,4,7)S A B CPCABC iiii 1iiiii 1(,) (3,5,6,7)

19、C A B CABAB Cm 例例5.4.1：分析電路的邏輯功能。：分析電路的邏輯功能。5.4.2 集成集成4位加法器位加法器74LS283 按照按照多位數(shù)碼的加法運算規(guī)則多位數(shù)碼的加法運算規(guī)則，2個多位數(shù)碼的加法個多位數(shù)碼的加法運算先運算先從被加數(shù)和加數(shù)的最低有效位從被加數(shù)和加數(shù)的最低有效位(LSB)開始開始，計算其，計算其本位的和，并本位的和，并依次向相鄰的高位送出進位信號依次向相鄰的高位送出進位信號，直至，直至完成完成被加數(shù)和加數(shù)的最高有效位被加數(shù)和加數(shù)的最高有效位(MSB)的全加運算的全加運算。因而將多。因而將多個全加器按下圖所示電路連接在一起，就可以實現(xiàn)多位二個全加器按下圖所示電路連

20、接在一起，就可以實現(xiàn)多位二進制數(shù)的加法運算。進制數(shù)的加法運算。 4位二進制數(shù)的位二進制數(shù)的串行進位串行進位加法電路加法電路5.4.2 集成集成4位加法器位加法器74LS2834位全加運算的和位全加運算的和4位二進制位二進制被加數(shù)被加數(shù)4位二進制位二進制加數(shù)加數(shù)來自來自低位低位的進位的進位向向高位輸高位輸出出的進位的進位集成集成4位加法器的級聯(lián)位加法器的級聯(lián) 擴展為擴展為8位二進制數(shù)碼的加法電路位二進制數(shù)碼的加法電路5.4.2 集成集成4位加法器位加法器74LS283D3D2D1D0的反碼的反碼反碼反碼+1=補碼補碼5.4.2 集成集成4位加法器位加法器74LS283例例5.4.2：分析由集成四

21、位加法器：分析由集成四位加法器74LS283構成電路的邏輯構成電路的邏輯功能。功能。4位二進制被加數(shù)位二進制被加數(shù)A3A2A1A0與與4位二進制數(shù)位二進制數(shù)D3D2D1D0的補碼的補碼的加法運算的加法運算2個個4位二進制數(shù)的減法運算位二進制數(shù)的減法運算5.5 編碼器編碼器 數(shù)字電路采用二進制數(shù)碼處理信息數(shù)字電路采用二進制數(shù)碼處理信息，而，而在日常生活中在日常生活中常用十進制數(shù)和文字符號來描述或表示各種信息常用十進制數(shù)和文字符號來描述或表示各種信息。因此，。因此，在用文字和十進制數(shù)表示的信息與二進制信息之間必須加在用文字和十進制數(shù)表示的信息與二進制信息之間必須加入入代碼轉換電路代碼轉換電路，協(xié)助

22、計算機進行信號處理，并且實現(xiàn)對，協(xié)助計算機進行信號處理，并且實現(xiàn)對某個特定對象的操作與控制。代碼轉換電路某個特定對象的操作與控制。代碼轉換電路按照信息轉換按照信息轉換方式的不同，分為編碼器方式的不同，分為編碼器(encoder)和譯碼器和譯碼器(decoder)。具有翻譯功能具有翻譯功能實現(xiàn)不同信息間的轉換實現(xiàn)不同信息間的轉換5.5.1 二進制編碼器二進制編碼器 二進制編碼二進制編碼將二進制數(shù)的將二進制數(shù)的0和和1按一定規(guī)則編輯組成代按一定規(guī)則編輯組成代 碼，用于表示某個特定對象的過程。碼，用于表示某個特定對象的過程。編碼器編碼器實現(xiàn)編碼操作的邏輯電路，是多輸入、多輸出實現(xiàn)編碼操作的邏輯電路，

23、是多輸入、多輸出 的組合邏輯電路。的組合邏輯電路。用用n位二進制代碼給位二進制代碼給N(=2n)個對象進行編碼的電路。個對象進行編碼的電路。n個輸出變量，二進制數(shù)碼的位數(shù)；個輸出變量，二進制數(shù)碼的位數(shù)；N(=2n)個輸入變量，任意時刻只有一個有效；個輸入變量，任意時刻只有一個有效；例例5.5.1：設計二進制編碼器，為上、下、左、右四個表示：設計二進制編碼器，為上、下、左、右四個表示方向的按鍵進行編碼。方向的按鍵進行編碼。要求每次只有一個按鍵按下要求每次只有一個按鍵按下，并且，并且當任一按鍵按下時，編碼器還可以輸出一個標志信號當任一按鍵按下時，編碼器還可以輸出一個標志信號通知通知微處理器執(zhí)行相應

24、的按鍵處理功能。微處理器執(zhí)行相應的按鍵處理功能。例例5.5.1：設計微處理器設計微處理器按鍵識別電路按鍵識別電路。標志信號標志信號2位二進制位二進制數(shù)碼數(shù)碼 根據(jù)電路的功能描述，設以變量根據(jù)電路的功能描述，設以變量S0、S1、S2、S3分別分別表示上、下、左、右四個方向按鍵，表示上、下、左、右四個方向按鍵，當按鍵按下時變量取當按鍵按下時變量取值為值為“0”，反之為，反之為“1”；四個按鍵可以用兩位二進制數(shù)四個按鍵可以用兩位二進制數(shù)D0、D1表示，編碼器輸出的標志信號為表示，編碼器輸出的標志信號為INT0，設有按鍵按下時，設有按鍵按下時，INT0=1。 S3S2S1S0D1D0INT0例例5.5

25、.1電路的簡化真值表電路的簡化真值表 根據(jù)設計要根據(jù)設計要求，列出真值表。求，列出真值表。因為因為電路要求每電路要求每次只有一個按鍵次只有一個按鍵按下按下，因而，因而有有11種輸入變量取值種輸入變量取值組合情況不可能組合情況不可能出現(xiàn)出現(xiàn)，與這些取，與這些取值組合值組合相對應的相對應的輸出以輸出以“ ”表表示示。 例例5.5.1：設計微處理器設計微處理器按鍵識別電路按鍵識別電路。例例5.5.1：設計微處理器設計微處理器按鍵識別電路按鍵識別電路。231SSD130SSD 因為因為4個輸入變量具有約束，所以不必用個輸入變量具有約束，所以不必用輸入變量的輸入變量的最小項之和最小項之和列函數(shù)表達式，只

26、需用輸入變量自身之和來列函數(shù)表達式，只需用輸入變量自身之和來表示。表示。032103210INTS S S SSSSS例例5.5.1：設計微處理器設計微處理器按鍵識別電路按鍵識別電路。1323203131032103210DS SSSDS SSSINTS S S SSSSS5.5.2 優(yōu)先編碼器優(yōu)先編碼器 人為定義輸入信號的優(yōu)先級別，人為定義輸入信號的優(yōu)先級別，在有多個信號同時在有多個信號同時 輸入時，輸入時，優(yōu)先為高級信號優(yōu)先為高級信號進行編碼操作的電路。進行編碼操作的電路。例例5.5.2：設計優(yōu)先編碼電路。定義按鍵設計優(yōu)先編碼電路。定義按鍵S3的級別最高，并的級別最高，并以此類推，按鍵以此

27、類推，按鍵S0的級別最低。的級別最低。優(yōu)先級別最高優(yōu)先級別最高優(yōu)先級別最低優(yōu)先級別最低S3S2S1S0D1D0INT0例例5.5.2：設計優(yōu)先編碼器設計優(yōu)先編碼器。例例5.5.2電路的簡化真值表電路的簡化真值表代表代表1100、1101兩種兩種輸入取值組合。輸入取值組合。 代表代表1000、1001、1010、1011四種輸入四種輸入取值組合。取值組合。代表代表0000、0001、0010、0011、0100、0101、0110、0111八八種輸入取值組合。種輸入取值組合。 由于優(yōu)先編碼器允許多個信號同時輸入，由于優(yōu)先編碼器允許多個信號同時輸入，輸入信號輸入信號的所有取值都有確定的輸出編碼的所

28、有取值都有確定的輸出編碼，因此優(yōu)先編碼器，因此優(yōu)先編碼器對輸對輸入信號沒有約束入信號沒有約束。例例5.5.2：設計優(yōu)先編碼器設計優(yōu)先編碼器。S3S2S1S0D1D0INT0例例5.5.2電路的簡化真值表電路的簡化真值表232331SSSSSD12312330SSSSSSSD例例5.5.2：設計優(yōu)先編碼器設計優(yōu)先編碼器。S3S2S1S0D1D0INT0例例5.5.2電路的簡化真值表電路的簡化真值表032103210 INTS S S SSSSS5.5.3 集成優(yōu)先編碼器集成優(yōu)先編碼器74LS1488線線-3線編碼器線編碼器組狀態(tài)輸出信號組狀態(tài)輸出信號低電平有效的低電平有效的使能輸入端使能輸入端使

29、能輸出端使能輸出端8-3線編碼器線編碼器74LS148的引腳圖的引腳圖 74LS148擴展應用擴展應用16線線-4線編碼器線編碼器優(yōu)先級別最高優(yōu)先級別最高優(yōu)先級別最低優(yōu)先級別最低5.6 譯碼器譯碼器 從邏輯關系上看，譯碼是編碼的逆過程。譯碼器是將從邏輯關系上看，譯碼是編碼的逆過程。譯碼器是將輸入的二進制編碼信號轉換成相應的輸出信號。輸入的二進制編碼信號轉換成相應的輸出信號。(非十進非十進制編碼制編碼十進制編碼十進制編碼)5.6.1 二進制譯碼器二進制譯碼器 最小項譯碼器、最小項譯碼器、N中取一譯碼器、中取一譯碼器、n線線-N線譯碼器線譯碼器 n個輸入變量，二進制碼的位數(shù)；個輸入變量，二進制碼的

30、位數(shù)；N(2n)個輸出變量；個輸出變量； 二進制譯碼器由三部分構成：二進制譯碼器由三部分構成：輸入緩沖部分輸入緩沖部分、使能控使能控制部分制部分和和譯碼部分譯碼部分。 1. 二進制譯碼器的電路結構二進制譯碼器的電路結構2線線-4線譯碼器的邏輯電路線譯碼器的邏輯電路輸輸入入緩緩沖沖器器使使能能部部分分最小項譯碼門最小項譯碼門312ENEEE控制輸入控制輸入數(shù)據(jù)輸入數(shù)據(jù)輸入數(shù)據(jù)輸出數(shù)據(jù)輸出E3E1E2B1B0Y0Y1Y2Y32線線-4線譯碼器的功能真值表線譯碼器的功能真值表 3線線-8線譯碼器線譯碼器Binary code / Octal code312ENEEE2. 集成集成3位二進制譯碼器位二

31、進制譯碼器74LS13874LS138的邏輯符號的邏輯符號0210012101221023210342104521056210672107YB B BmYB B BmYB B BmYB B BmYB B BmYB B BmYB B BmYB B Bm(1) 微處理器的微處理器的地址譯碼地址譯碼(分時控制分時控制)3. 集成集成3位二進制譯碼器位二進制譯碼器的應用的應用 地址譯碼電路用于標識微處理器的外圍設備和存儲單地址譯碼電路用于標識微處理器的外圍設備和存儲單元的地址。元的地址。譯碼器的輸出與外圍設備的片選端譯碼器的輸出與外圍設備的片選端CS(Chip select)相連。根據(jù)二進制譯碼器的邏

32、輯功能，相連。根據(jù)二進制譯碼器的邏輯功能，任一時刻只任一時刻只有一個外圍設備被選中有一個外圍設備被選中，因而，因而微處理器可以通過微處理器可以通過數(shù)據(jù)總線數(shù)據(jù)總線與不同的外圍設備交換數(shù)據(jù)與不同的外圍設備交換數(shù)據(jù)。 (2) 集成譯碼器的級聯(lián)集成譯碼器的級聯(lián)構成構成4線線-16線譯碼器線譯碼器(3) 實現(xiàn)任意組合邏輯函數(shù)的設計實現(xiàn)任意組合邏輯函數(shù)的設計例例5.6.1：用一片：用一片74LS138和和與非門與非門實現(xiàn)全加器邏輯功能。實現(xiàn)全加器邏輯功能。 iiii-112471247iiii-135673567(,)(,)S A B CmmmmmmmmC A B CmmmmmmmmBCACPBCAAB

33、CCBABCACP)7 , 5 , 3(),(mCBAP)7 , 6 , 5(),(mABCP例例5.6.2：用：用74LS138和和與門與門實現(xiàn)邏輯函數(shù)。實現(xiàn)邏輯函數(shù)。 )6 , 4 , 2 , 1 , 0(),(mCBAP( , ,)(0,1,2,4,6)P A B Cm BCACP)6,4,2, 1 ,0(),(mCBAP5.6.2 代碼轉換譯碼器代碼轉換譯碼器 實現(xiàn)不同編碼形式之間轉換。實現(xiàn)不同編碼形式之間轉換。例例5.6.3：設計一個將：設計一個將余三碼轉換為余三碼轉換為8421BCD碼碼的代碼轉換的代碼轉換譯碼器。譯碼器。 根據(jù)題意，設譯碼器有根據(jù)題意，設譯碼器有4個輸入變量和個輸

34、入變量和4個輸出變量。個輸出變量。輸入變量為輸入變量為E3 E2 E1 E0，輸入余三碼輸入余三碼；輸出變量為輸出變量為DCBA，輸出輸出8424BCD碼碼。 受余三碼編碼條件的限制，在受余三碼編碼條件的限制，在4個輸入變量的個輸入變量的16種取種取值組合中，有值組合中，有6種取值不可能出現(xiàn)，輸入變量受到約束。種取值不可能出現(xiàn)，輸入變量受到約束。 約束條件約束條件 3210321032103210321032100E E E EE E E EE E E EE E E EE E E EE E E EE3E2E1E0D C B A0 0 1 10 0 0 00 1 0 00 0 0 10 1 0

35、10 0 1 00 1 1 00 0 1 10 1 1 10 1 0 01 0 0 00 1 0 11 0 0 10 1 1 01 0 1 00 1 1 1E3E2E1E0D C B A1 0 1 11 0 0 01 1 0 01 0 0 10 0 0 0 0 0 0 1 0 0 1 0 1 1 0 1 1 1 1 0 1 1 1 1 輸入輸入余三碼余三碼輸出輸出8421BCD輸入輸入余三碼余三碼輸出輸出8421BCD0EA 100101 EEEEEEB0120120121202 EEEEEEEEEEEEEC01323EEEEED0EA 10EEB01323EEEEED012012 EEEEE

36、EC輸入輸入8421BCD碼碼例例5.6.4：由集成：由集成4位全加器位全加器74LS283和和或非門或非門構成的代碼轉構成的代碼轉換譯碼電路如圖所示。已知換譯碼電路如圖所示。已知輸入輸入DCBA為為8421BCD碼碼，分，分析電路輸出析電路輸出S3S2S1S0為何種編碼。為何種編碼。30210BBBBDCDBADACBCDCBAB3B2B1B0S3S2S1S00000000000000001000000010010000000100011000000110100000001000101011010110110011011000111011011011000011011101001011011

37、11例例5.6.4電路的簡化真值表電路的簡化真值表輸出輸出2421BCD碼碼輸入輸入8421BCD加數(shù)加數(shù)將一種編碼轉換為十進制碼或特定編碼將一種編碼轉換為十進制碼或特定編碼(數(shù)碼管的七數(shù)碼管的七段碼段碼)，并通過，并通過顯示器件顯示器件將譯碼器的輸出狀態(tài)顯示出來的將譯碼器的輸出狀態(tài)顯示出來的電路。電路。LEDLight-Emitting DiodeLCDLiquid Crystal Display5.6.3 顯示譯碼器顯示譯碼器 1. 顯示器件顯示器件 共陰極共陰極數(shù)碼管數(shù)碼管驅動電平為驅動電平為高電平有效高電平有效共陽極共陽極數(shù)碼管數(shù)碼管驅驅動電平為動電平為低電平有效低電平有效根據(jù)顯示字型

38、的個數(shù)，確定輸入變量個數(shù)根據(jù)顯示字型的個數(shù)，確定輸入變量個數(shù)n，n個輸入個輸入變量可以控制變量可以控制LED顯示顯示2n個字型；個字型； 7個輸出變量為個輸出變量為LED的筆畫段的筆畫段a、b、c、d、e、f、g 。依據(jù)題意，列真值表；依據(jù)題意，列真值表；確定各筆畫段的邏輯表達式。采用最佳化的卡諾圖化確定各筆畫段的邏輯表達式。采用最佳化的卡諾圖化簡簡最佳化表達式。最佳化表達式。 設計設計具有多個輸出變量的組合電路具有多個輸出變量的組合電路時，應考慮各時，應考慮各輸出輸出函數(shù)表達式之間函數(shù)表達式之間能否有更多的可能否有更多的可互相借用的部分互相借用的部分找出各找出各個輸出變量間相互一致的矩形組，必要時可以拆分較大的個輸出變量間相互一致的矩形組，必要時可以拆分較大的矩形組，以獲取與其他輸出變量一致的矩形組。矩形組，以獲取與其他輸出變量一致的矩形組。整體最簡，互相借用，個體不一定最簡。整體最簡，互相借用，個體不