第九講(高性能主存儲器技術)

1、南大科技學院南大科技學院主講主講 羅少彬羅少彬Email Email ：PhonePhone：83#83#，1507091260115070912601存儲器的基本組織存儲器的基本組織高性能主存儲器技術高性能主存儲器技術(1) 與與CPU的連接的連接 主要是主要是 地址線、控制線、數(shù)據(jù)線地址線、控制線、數(shù)據(jù)線 的連接。的連接。(2) 多個芯片連接多個芯片連接 存儲器容量與實際存儲器的要求多有不符。存儲器容量與實際存儲器的要求多有不符。 如前如前所述存儲器芯片有不同的組織形式，如所述存儲器芯片有不同的組織形式，如1024*1、1024*4、4096*8等；等； 實際使用時，需進行實際使用時，需進

2、行字和位擴展字和位擴展(多個芯片連接），多個芯片連接），組成你所需要的實際的存儲器，如組成你所需要的實際的存儲器，如 1K*8、4K*8 等的等的存儲器。存儲器。存儲器的基本組織存儲器的基本組織A0A12D0D7位擴展法位擴展法 只加大字長，而存儲器的字數(shù)與存儲器芯片字數(shù)一致只加大字長，而存儲器的字數(shù)與存儲器芯片字數(shù)一致, 對對芯片沒有片選要求。芯片沒有片選要求。 用用8k*1的芯片組成的芯片組成8k*8的存儲器需的存儲器需 8 個芯片個芯片地址線地址線需需 13 根根 數(shù)據(jù)線數(shù)據(jù)線 8 根根 控制線控制線 WR接存儲器的接存儲器的WE 2:416K 816K 816K 816K 8字擴展法字

3、擴展法a用用16K 8位的芯片組成位的芯片組成64K K 8位的存儲器需位的存儲器需4個芯片個芯片 地址線地址線 共需共需16根根 片內：片內：(214 = 16K) 14根，片選：根，片選：2根根 數(shù)據(jù)線數(shù)據(jù)線 8根根 控制線控制線 WE 最低地址最高地址C000FFFF00,0000,0000,000011,1111,1111,111111114最低地址最高地址8000BFFF00,0000,0000,000011,1111,1111,111110103最低地址最高地址40007FFF00,0000,0000,000011,1111,1111,111101012最低地址最高地址00003F

4、FF00,0000,0000,000011,1111,1111,111100001說明總地址片內A13 A12 .A1 A0片選A15 A14地址片號地址空間分配表地址空間分配表用用1k 4 的存儲器芯片的存儲器芯片 2114 組成組成 2k 8 的存儲器的存儲器字位同時擴展法字位同時擴展法*ramsel0 = A21A20 *MREQramsel1 = A21 *A20*MREQramsel2 = A21* A20 *MREQramsel3 = A21*A20*MREQ例：例：有若干片有若干片1M8位的位的SRAM芯片，采用字擴展方法構成芯片，采用字擴展方法構成4MB存儲器，問存儲器，問(1

5、) 需要多少片需要多少片RAM芯片？芯片？(2) 該存儲器需要多少地址位？該存儲器需要多少地址位？(3) 畫出該存儲器與畫出該存儲器與CPU連接的結構圖，設連接的結構圖，設CPU的接口信號有地的接口信號有地址信號、數(shù)據(jù)信號、控制信號址信號、數(shù)據(jù)信號、控制信號MREQ和和R/W#。(4) 給出地址譯碼器的邏輯表達式。給出地址譯碼器的邏輯表達式。解：解：(1) 需要需要4M/1M = 4片片SRAM芯片；芯片；(2) 需要需要22條地址線條地址線(3) 譯碼器的輸出信號譯碼器的輸出信號邏輯表達式為：邏輯表達式為： ramsel32-4 譯碼ramsel2ramsel1ramsel0A21A20A2

6、1A0A19A0OEMREQR/W#CPUD7D0D7D0D7D0D7D0D7D0WE* A CE1M 8DWE* A CE1M 8DWE* A CE1M 8DWE* A CE1M 8D例例 設有若干片設有若干片256K8位的位的SRAM芯片，問：芯片，問：(1) 采用字擴展方法構成采用字擴展方法構成2048KB的存儲器需要多少片的存儲器需要多少片SRAM芯片？芯片？(2) 該存儲器需要多少字節(jié)地址位？該存儲器需要多少字節(jié)地址位？(3) 畫出該存儲器與畫出該存儲器與CPU連接的結構圖，設連接的結構圖，設CPU的接口信號有地的接口信號有地址信號、數(shù)據(jù)信號、控制信號址信號、數(shù)據(jù)信號、控制信號MRE

7、Q#和和R/W#。解：解：(1) 該存儲器需要該存儲器需要2048K/256K = 8片片SRAM芯片；芯片；(2) 需要需要21條地址線，因為條地址線，因為221=2048K，其中高，其中高3位用于芯片選位用于芯片選擇，低擇，低18位作為每個位作為每個存儲器芯片的地址輸入。存儲器芯片的地址輸入。(3) 該存儲器與該存儲器與CPU連接連接的結構圖如下。的結構圖如下。 ramsel73-8譯碼ramsel2ramsel1ramsel0A20-18A20-0A17-0OE#MREQ#R/W#CPUD7D0D7D0D7D0D7D0D7D0WE A CE256K8DWE A CE256K8DWE A

8、CE256K8DWE A CE256K8D例例 設有若干片設有若干片256K8位的位的SRAM芯片，問：芯片，問：(1) 如何構成如何構成2048K32位的存儲器？位的存儲器？(2) 需要多少片需要多少片RAM芯片？芯片？(3) 該存儲器需要多少字節(jié)地址位？該存儲器需要多少字節(jié)地址位？(4) 畫出該存儲器與畫出該存儲器與CPU連接的結構圖，設連接的結構圖，設CPU的接口的接口信號有地址信號、數(shù)據(jù)信號、控制信號信號有地址信號、數(shù)據(jù)信號、控制信號MREQ#和和R/W#。解：解：采用字位擴展的方法。需要采用字位擴展的方法。需要32片片SRAM芯片。芯片。 ramsel73-8 譯碼ramsel2ra

9、msel1ramsel0A22-20A22-2A19-2OE#MREQ#R/W#CPUD31D0D31D0D31D0D31D0D31D0WE A CE256Kx84 片DWE A CE256Kx84 片DWE A CE256Kx84 片DWE A CE256Kx84 片D存儲器的基本組織存儲器的基本組織高性能主存儲器技術高性能主存儲器技術采用采用并行并行操作方式操作方式-雙端口存儲器雙端口存儲器芯片技術芯片技術 研究開發(fā)高性能芯片技術，如：研究開發(fā)高性能芯片技術，如： DRAMFPMDEDO EDRAMCDRAMSDRAMRambusDRAM。采用采用并行并行主存儲器主存儲器, ,提高提高讀出

10、并行性讀出并行性 -多模塊交叉存儲器多模塊交叉存儲器主存儲器采用更高速的技術來縮短存儲器的讀出時間主存儲器采用更高速的技術來縮短存儲器的讀出時間-相聯(lián)存儲器相聯(lián)存儲器(2) 結構技術結構技術 由于由于CPU和主存儲器在速度上不匹配，限制了高速計算。為和主存儲器在速度上不匹配，限制了高速計算。為了使了使CPU不至因為等待存儲器讀寫操作的完成而無事可做，可以不至因為等待存儲器讀寫操作的完成而無事可做，可以采取一些加速采取一些加速CPU和存儲器之間有效傳輸?shù)奶厥獯胧?。和存儲器之間有效傳輸?shù)奶厥獯胧?。高性能的主存儲器高性能的主存儲?EDRAM又稱增強型又稱增強型DRAM (Enhanced DRAM

11、), ,它在它在DRAM 芯片上集成了一個芯片上集成了一個SRAM實現(xiàn)的小容量實現(xiàn)的小容量高速緩沖存儲器，從而使高速緩沖存儲器，從而使DRAM芯片的性能得到顯芯片的性能得到顯著改進著改進,時鐘頻率達到時鐘頻率達到50MHz。EDRAM芯片芯片猝發(fā)式讀取；猝發(fā)式讀??；EDRAM結構的兩個優(yōu)點結構的兩個優(yōu)點: 在在SRAM讀出期間可同時對讀出期間可同時對DRAM刷新；刷新； 輸入、輸出途徑是分開的，可在寫操作完成的同時輸入、輸出途徑是分開的，可在寫操作完成的同時啟動同一行的讀操作。啟動同一行的讀操作。DRAM的研制與發(fā)展的研制與發(fā)展擴展數(shù)據(jù)輸出擴展數(shù)據(jù)輸出DRAM (EDO DRAM) （Exte

12、nded Data Out DRAM）數(shù)據(jù)帶寬高數(shù)據(jù)帶寬高同步同步DRAM (SDRAM) （Synchronous DRAM）讀寫速度比讀寫速度比EDO DRAM快快,工作頻率達到工作頻率達到100MHz，133MHz。SDRAM的讀寫操作與處理器的其它操作可以同步的讀寫操作與處理器的其它操作可以同步進行。進行。采用成組傳送方式采用成組傳送方式雙倍速率雙倍速率SDRAM (DDRAM) （Dual Date Rate SDRAM）在時鐘脈沖的上升沿和下降沿讀出數(shù)據(jù)，工作頻率達在時鐘脈沖的上升沿和下降沿讀出數(shù)據(jù)，工作頻率達到到200MHz。Rambus DRAM(RDRAM)采用新的接口采用新

13、的接口,專用專用RDRAM總線總線采用異步成組數(shù)據(jù)傳輸協(xié)議采用異步成組數(shù)據(jù)傳輸協(xié)議集成集成RAM存儲陣列存儲陣列+刷新刷新+裁決裁決+專用專用RAM: video雙端口存儲器雙端口存儲器雙端口存儲器雙端口存儲器 指同一個存儲器具有指同一個存儲器具有兩組兩組相互獨立的讀寫控制線路，相互獨立的讀寫控制線路，進行進行并行并行的獨立操作的獨立操作,因此因此,是一種采用是一種采用空間并行技術空間并行技術的高速的高速工作的存儲器。工作的存儲器。地址地址A數(shù)據(jù)數(shù)據(jù)A地址寄存器地址寄存器譯碼譯碼譯碼譯碼地址寄存器地址寄存器地址地址B數(shù)據(jù)數(shù)據(jù)B存儲體存儲體主要用于：主要用于：作為通用寄存器組提供雙操作為通用寄存

14、器組提供雙操作數(shù)；作數(shù)；一端面向一端面向CPU，另一端面向，另一端面向外設；外設；多機系統(tǒng)中，作為各多機系統(tǒng)中，作為各CPU的的共享存儲器，實現(xiàn)多共享存儲器，實現(xiàn)多CPU之之間的通信。間的通信。多模塊交叉存儲器多模塊交叉存儲器 并行主存系統(tǒng)并行主存系統(tǒng) 大存儲器在一個存儲周期中讀出的不是一個存儲單元的大存儲器在一個存儲周期中讀出的不是一個存儲單元的w位信息，而是位信息，而是n個字，這樣在個字，這樣在單位時間單位時間里存儲器提供的信息量里存儲器提供的信息量可提高可提高n倍，這樣組織的主存系統(tǒng)稱為并行主存系統(tǒng)。倍，這樣組織的主存系統(tǒng)稱為并行主存系統(tǒng)。 也叫也叫單體多字單體多字存儲器。存儲器。1.并

15、行主存系統(tǒng)并行主存系統(tǒng)w位位 w位位 w位位 M0 M1 Mn-1 2.多模塊交叉存儲器多模塊交叉存儲器存儲器的模塊化組織存儲器的模塊化組織 一個由若干個模塊組成的主存儲器是線性編址的。一個由若干個模塊組成的主存儲器是線性編址的。這些地址在各模塊中有兩種安排方式：這些地址在各模塊中有兩種安排方式： 順序方式順序方式 交叉方式交叉方式順序方式：順序方式：各模塊一個接一個各模塊一個接一個串行工作串行工作。交叉方式交叉方式 連續(xù)地址分連續(xù)地址分布在相鄰的不布在相鄰的不同模塊內，同同模塊內，同一個模塊內的一個模塊內的地址都是不連地址都是不連續(xù)的。對連續(xù)續(xù)的。對連續(xù)字的成塊傳送字的成塊傳送可實現(xiàn)多模塊可

16、實現(xiàn)多模塊流水式并行流水式并行存存取，大大提高取，大大提高單位時間單位時間內存內存儲器的帶寬。儲器的帶寬。多模塊交叉存儲器編址方式多模塊交叉存儲器編址方式 如果在如果在M M個模塊上交叉編址個模塊上交叉編址(M=2(M=2k k) ) ，則稱為模，則稱為模M M交叉編址。交叉編址。 設存儲器包括設存儲器包括M M個模塊，每個模塊的容量為個模塊，每個模塊的容量為L L ，各存儲模塊，各存儲模塊進行低位交叉編址，連續(xù)的地址分布在相鄰的模塊中。第進行低位交叉編址，連續(xù)的地址分布在相鄰的模塊中。第i i個模個模塊塊M Mi i的地址編號應按下式給出：的地址編號應按下式給出： Mj + iMj + i

17、其中，其中，j=0,1,2,L-1 j=0,1,2,L-1 i=0,1,2,M-1 i=0,1,2,M-1 一般模塊數(shù)一般模塊數(shù)M取取2的的k次冪，高檔微機次冪，高檔微機M值可取值可取2或或4，大型，大型計算機計算機M取取16至至32。模塊地址模塊地址模塊模塊n-k 位位k k位位譯碼器譯碼器2 2k k-1-1.i i.0 0k kn n-k kABABDBDBABABDBDBM Mi iABABDBDBM MO OAB:AB:地址寄存器地址寄存器DB:DB:數(shù)據(jù)寄存器數(shù)據(jù)寄存器Mi:i:第第i i個存儲模塊個存儲模塊圖圖 3-24 3-24 多體交叉編址方式多體交叉編址方式M M2 2k

18、k-1-1模體模體地址編址序列地址編址序列對應二進制地址最低二位對應二進制地址最低二位M0M1M2M30,4,8,12,.4 j+0,.1,5,9,13,.4 j+1,.2,6,10,14,.4 j+2,.3,7,11,15,.4 j+3,.0 00 11 01 1模四交叉各模塊的編址序列模四交叉各模塊的編址序列多模塊交叉存儲器存取控制方式多模塊交叉存儲器存取控制方式多模塊交叉存儲器可以有兩種不同的方式進行訪問：多模塊交叉存儲器可以有兩種不同的方式進行訪問：一種是所有模塊同時啟動一次存儲周期，相對各一種是所有模塊同時啟動一次存儲周期，相對各 自的數(shù)據(jù)寄存器并行地讀出或寫入信息；稱為自的數(shù)據(jù)寄存

19、器并行地讀出或寫入信息；稱為“同同 時訪問時訪問”，同時訪問要增加數(shù)據(jù)總線寬度。，同時訪問要增加數(shù)據(jù)總線寬度。 (2) 另一種是另一種是M個模塊按一定的順序輪流啟動各自個模塊按一定的順序輪流啟動各自的訪的訪 問周期，啟動兩個相鄰模塊的最小時間間隔等問周期，啟動兩個相鄰模塊的最小時間間隔等于單于單(1) 模塊訪問周期的模塊訪問周期的1/M。稱為。稱為“交叉訪問交叉訪問”。單模塊訪問周期單模塊訪問周期T TM M0 0M M1 1M M2 2M MM-1M-10 0T TM M2T2TM MM-1M-1M MT Tt t交叉訪問的存儲器工作時間圖交叉訪問的存儲器工作時間圖多模塊交叉存儲器的基本結構

20、多模塊交叉存儲器的基本結構 每個模塊各自以等同的方式與每個模塊各自以等同的方式與CPU傳傳送信息。送信息。 CPU同時訪問四個模塊，由存儲器控同時訪問四個模塊，由存儲器控制部件控制它們制部件控制它們分時分時使用數(shù)據(jù)總線進行使用數(shù)據(jù)總線進行信息傳遞。信息傳遞。 對每一個模塊來說，從對每一個模塊來說，從CPU給出訪存給出訪存命令直到讀出信息仍然使用了一個存取命令直到讀出信息仍然使用了一個存取周期時間；周期時間； 對對CPU來說，它可以在來說，它可以在 一個存取周一個存取周期中連續(xù)訪問期中連續(xù)訪問4個模塊；個模塊； 各模塊的讀寫過程重疊進行，所以這各模塊的讀寫過程重疊進行，所以這是一種是一種時間并行時間并行存儲器結構。存儲器結構。EDRAM內存條內存條組成組成1M*32位的存儲模塊位的存儲模塊8個芯片共用片選信號個芯片共用片選信號Sel、行選通信號、行選通信號RAS、刷新、刷新 信號信號Ref和地址輸入信號和地址輸入信號A0A10；兩片兩片EDRAM芯片的列選信號芯片的列選信號CAS連接在一起，形成連接在一起，形成 一個一個1M 8位位(1MB) 的片組；再由的片組；再由4個片組組成一個個片組組成一個 1M 32位位(4