第八章 可編程邏輯器件

1、第八章第八章 可編程邏輯器件可編程邏輯器件 第八章第八章 可編程邏輯器件可編程邏輯器件（PLD, Programmable Logic Device）1. 數(shù)字集成電路從功能上有分為數(shù)字集成電路從功能上有分為 通用型、專用型通用型、專用型兩大類兩大類數(shù)字?jǐn)?shù)字系統(tǒng)系統(tǒng)2. PLD的特點(diǎn)：是一種按通用器件來生產(chǎn)，但邏輯的特點(diǎn)：是一種按通用器件來生產(chǎn)，但邏輯功能是由用戶通過對器件編程來設(shè)定的功能是由用戶通過對器件編程來設(shè)定的一、一、PLD的基本特點(diǎn)：的基本特點(diǎn)：8.1 概述概述連接線與點(diǎn)增多連接線與點(diǎn)增多抗干擾下降抗干擾下降傳統(tǒng)的邏輯系統(tǒng)，當(dāng)規(guī)模增大時傳統(tǒng)的邏輯系統(tǒng)，當(dāng)規(guī)模增大時 （SSI MSI)

2、焊點(diǎn)多，可靠性下降焊點(diǎn)多，可靠性下降系統(tǒng)規(guī)模增加，成本升高系統(tǒng)規(guī)模增加，成本升高功耗增加功耗增加占用空間擴(kuò)大占用空間擴(kuò)大半定制半定制標(biāo)準(zhǔn)單元標(biāo)準(zhǔn)單元（Standard Cell）門陣列門陣列（Gate Array）可編程邏輯器件可編程邏輯器件（Programmable Logic Device，PLD） 近年來近年來PLD從芯片密度、速度從芯片密度、速度等方面發(fā)展迅速，已成為一個重等方面發(fā)展迅速，已成為一個重要分支。要分支。專用集成電路（簡稱專用集成電路（簡稱ASIC）系統(tǒng)放在一個芯片內(nèi)系統(tǒng)放在一個芯片內(nèi)用戶定制用戶定制集成電路集成電路ASIC全定制（全定制（Full Custom Desig

3、n IC）廠商直接做出。如：表芯廠商直接做出。如：表芯廠商做出半成品廠商做出半成品半定制（半定制（Semi-Custom Design IC）Application Specific Integrated Circuit PLD是是70年代發(fā)展起來的新型邏輯器件，相繼出現(xiàn)年代發(fā)展起來的新型邏輯器件，相繼出現(xiàn)了了ROM、 PROM、PLA、PAL、GAL、EPLD和和FPGA等，它們的組成基本相似。等，它們的組成基本相似。 二、二、PLD的基本結(jié)構(gòu)的基本結(jié)構(gòu)與門與門陣列陣列或門或門陣列陣列乘積項乘積項和項和項PLD主體主體輸入輸入電路電路輸入信號輸入信號互補(bǔ)互補(bǔ)輸入輸入輸出輸出電路電路輸出函數(shù)輸

4、出函數(shù)反饋輸入信號反饋輸入信號輸出既可以是低電平有效，輸出既可以是低電平有效，又可以是高電平有效。又可以是高電平有效?？捎苫蜿嚵兄苯虞敵?，可由或陣列直接輸出，構(gòu)成組合；構(gòu)成組合；通過寄存器輸出，通過寄存器輸出，構(gòu)成時序方式輸出。構(gòu)成時序方式輸出?？芍苯涌芍苯虞敵鲚敵鲆部煞答伒捷斎胍部煞答伒捷斎肴?、三、PLD的邏輯符號表示方法的邏輯符號表示方法1.互補(bǔ)輸出的緩沖器表示方法互補(bǔ)輸出的緩沖器表示方法AAA2.三態(tài)輸出的緩沖器三態(tài)輸出的緩沖器PLD具有較大的與或陣列，邏輯具有較大的與或陣列，邏輯圖的畫法與傳統(tǒng)的畫法有所不同圖的畫法與傳統(tǒng)的畫法有所不同AENAAENA三、三、PLD的邏輯符號表示方法的邏

5、輯符號表示方法3.與門和或門的表示方法與門和或門的表示方法A B C DF1固定連接固定連接編程連接編程連接F1=ABCA B C DF2F2=B+C+DABCF1BCDF2AA B B三種特殊情況三種特殊情況:(1)輸入全編程，輸出為輸入全編程，輸出為0。(2)也可簡單地對應(yīng)的與門中畫叉，因此也可簡單地對應(yīng)的與門中畫叉，因此E=D。(3)乘積項與任何輸入信號都沒有接通，相當(dāng)與門輸出為乘積項與任何輸入信號都沒有接通，相當(dāng)與門輸出為1。注：注：F=1將導(dǎo)致關(guān)斷其它乘積項的輸出。將導(dǎo)致關(guān)斷其它乘積項的輸出。A A B B F1 F2 F3 下圖給出最簡單的下圖給出最簡單的PROMPROM電路圖，右

6、圖是左圖的簡化形式。電路圖，右圖是左圖的簡化形式。實(shí)現(xiàn)的函數(shù)為：實(shí)現(xiàn)的函數(shù)為：BABAF+ =1BABAF+=2BAF=3固定連接點(diǎn)固定連接點(diǎn)（與）（與）編程連接點(diǎn)編程連接點(diǎn)（或）（或）四、四、PLD的分類的分類（1）與固定、或編程：）與固定、或編程：ROM和和PROM（2）與、或全編程：）與、或全編程：FPLA（3）與編程、或固定：）與編程、或固定：PAL、GAL和和HDPLD1.與固定、或編程與固定、或編程：與陣列全固定，即全譯碼；：與陣列全固定，即全譯碼；ROM和和PROMPLD基本結(jié)構(gòu)大致相同，根據(jù)與、或陣列基本結(jié)構(gòu)大致相同，根據(jù)與、或陣列是否可編程是否可編程分為三類：分為三類：2.與

7、、或全編程：與、或全編程： 代表器件是代表器件是FPLA（Field Programmable Logic Array），），下圖給出了下圖給出了FPLA的陣列結(jié)構(gòu)，在的陣列結(jié)構(gòu)，在PLD中，它的中，它的靈活性最高。由于靈活性最高。由于與或陣列均能編程與或陣列均能編程的特點(diǎn)，在實(shí)現(xiàn)函數(shù)的特點(diǎn)，在實(shí)現(xiàn)函數(shù)時，只需形成時，只需形成所需的乘積項所需的乘積項，使陣列規(guī)模比，使陣列規(guī)模比PROM小得多。小得多。3.與編程、或固定：與編程、或固定：代表器件代表器件PAL(Programmable Array Logic) 和和GAL（Generic Array Logic）。）。這種結(jié)構(gòu)中，或陣列固定若干

8、個乘積項輸出，見下圖。這種結(jié)構(gòu)中，或陣列固定若干個乘積項輸出，見下圖。8.2 現(xiàn)場可編程邏輯陣列現(xiàn)場可編程邏輯陣列FPLA 由可編程的與邏輯陣列和可編程的或邏輯陣列由可編程的與邏輯陣列和可編程的或邏輯陣列以及輸出緩沖器組成。以及輸出緩沖器組成。規(guī)格：規(guī)格：484當(dāng)當(dāng)OE=0時時DCBAABCDY+=3BDACY+=2BAY=1Y0=C D三態(tài)輸三態(tài)輸出出Y3Y2Y1Y0OE可編程可編程的異或的異或門門輸出極性輸出極性控制編程控制編程單元單元當(dāng)當(dāng)XOR的熔絲連通時，的熔絲連通時，XOR=0， Y3、Y2、Y1、Y0與來自與來自或邏輯陣列的輸出或邏輯陣列的輸出S3、S2、S1、S0同相；同相；當(dāng)當(dāng)

9、XOR的熔絲熔斷后，的熔絲熔斷后，XOR=1， Y3、Y2、Y1、Y0與與S3、S2、S1、S0反相；反相；組合邏輯型組合邏輯型FPLAM=01（可編程邏輯時序器（可編程邏輯時序器PLS）時序邏輯型時序邏輯型FPLA11異步置零異步置零輸入端輸入端三態(tài)緩沖器處三態(tài)緩沖器處于工作狀態(tài)于工作狀態(tài)M=11（可編程邏輯時序器（可編程邏輯時序器PLS）時序邏輯型時序邏輯型FPLA00輸出緩沖器的輸出緩沖器的狀態(tài)控制端狀態(tài)控制端三態(tài)緩沖器處三態(tài)緩沖器處于工作狀態(tài)于工作狀態(tài)M=10（可編程邏輯時序器（可編程邏輯時序器PLS）時序邏輯型時序邏輯型FPLA10輸出緩沖器的輸出緩沖器的狀態(tài)控制端狀態(tài)控制端三態(tài)緩沖

10、器處于三態(tài)緩沖器處于高阻態(tài)（禁止態(tài)）高阻態(tài)（禁止態(tài)）與與PROM相比，相比， FPLA有如下特點(diǎn)：有如下特點(diǎn)：（1）PROM是與陣列固定、或陣列可編程，而是與陣列固定、或陣列可編程，而FPLA是是與和或陣列全可編程。與和或陣列全可編程。（2）PROM與陣列是全譯碼的形式，而與陣列是全譯碼的形式，而FPLA是根據(jù)需是根據(jù)需要產(chǎn)生乘積項，從而減小了陣列的規(guī)模。要產(chǎn)生乘積項，從而減小了陣列的規(guī)模。（3）PROM實(shí)現(xiàn)的邏輯函數(shù)采用最小項表達(dá)式來描述；實(shí)現(xiàn)的邏輯函數(shù)采用最小項表達(dá)式來描述；而用而用FPLA實(shí)現(xiàn)邏輯函數(shù)時，運(yùn)用簡化后的最簡與或式，實(shí)現(xiàn)邏輯函數(shù)時，運(yùn)用簡化后的最簡與或式，即由與陣列構(gòu)成乘積項

11、，根據(jù)邏輯函數(shù)由或陣列實(shí)現(xiàn)相應(yīng)即由與陣列構(gòu)成乘積項，根據(jù)邏輯函數(shù)由或陣列實(shí)現(xiàn)相應(yīng)乘積項的或運(yùn)算。乘積項的或運(yùn)算。（4）在）在FPLA中，對多輸入、多輸出的邏輯函數(shù)可以利中，對多輸入、多輸出的邏輯函數(shù)可以利用公共的與項，因而，提高了陣列的利用率。用公共的與項，因而，提高了陣列的利用率。例例1: 試用試用FPLA實(shí)現(xiàn)實(shí)現(xiàn)四位自然二進(jìn)制碼轉(zhuǎn)四位自然二進(jìn)制碼轉(zhuǎn)換成四位格雷碼。換成四位格雷碼。（1）設(shè)四位自然二進(jìn)制）設(shè)四位自然二進(jìn)制碼為碼為B3B2B1B0，四位格四位格雷碼為雷碼為G3G2G1G0，其對其對應(yīng)的真值表如下表所示。應(yīng)的真值表如下表所示。自然二進(jìn)制碼自然二進(jìn)制碼格雷碼格雷碼B3B2B1B0

12、G3G2G1G0 0 0 0 00 0 0 0 0 0 0 1 0 0 0 1 0 0 1 0 0 0 1 1 0 0 1 1 0 0 1 0 0 1 0 0 0 1 1 0 0 1 0 1 0 1 1 1 0 1 1 0 0 1 0 1 0 1 1 1 0 1 0 0 1 0 0 0 1 1 0 0 1 0 0 1 1 1 0 1 1 0 1 0 1 1 1 1 1 0 1 1 1 1 1 0 1 1 0 0 1 0 1 0 1 1 0 1 1 0 1 1 1 1 1 0 1 0 0 1 1 1 1 1 1 0 0 0表達(dá)式：表達(dá)式：232=BBG33= BG121=BBG010=BBG輸出

13、表達(dá)式為輸出表達(dá)式為 G3=B3 G2=B3B2+B3B2 G1=B2B1+B2B1 G0=B1B0+B1B0與陣列或陣列B3B2B1B0G3G2G1G0FPLA的陣列圖的陣列圖（2）轉(zhuǎn)換器有四個輸入信號，化簡后需用到）轉(zhuǎn)換器有四個輸入信號，化簡后需用到7個不同的乘積個不同的乘積項，組成項，組成4 個輸出函數(shù)，故選用個輸出函數(shù)，故選用474FPLA實(shí)現(xiàn)實(shí)現(xiàn). 圖僅用了七個乘積項，圖僅用了七個乘積項，比比PROM全譯碼少用全譯碼少用9個，個，實(shí)現(xiàn)的邏輯功能是一樣的。實(shí)現(xiàn)的邏輯功能是一樣的。從而減小了芯片的面積，從而減小了芯片的面積，提高了芯片的利用率，所提高了芯片的利用率，所以用它來實(shí)現(xiàn)多輸入、

14、多以用它來實(shí)現(xiàn)多輸入、多輸出的復(fù)雜邏輯函數(shù)較輸出的復(fù)雜邏輯函數(shù)較PROM有優(yōu)越之處。有優(yōu)越之處。FPLA除了能實(shí)現(xiàn)各種組合電路外，還除了能實(shí)現(xiàn)各種組合電路外，還可以在或陣列之后接入觸發(fā)器組，作可以在或陣列之后接入觸發(fā)器組，作為反饋輸入信號，實(shí)現(xiàn)時序邏輯電路。為反饋輸入信號，實(shí)現(xiàn)時序邏輯電路。例例2：用用FPLA和和JK觸發(fā)器實(shí)現(xiàn)模觸發(fā)器實(shí)現(xiàn)模4可逆計數(shù)器。當(dāng)可逆計數(shù)器。當(dāng)X=0時加法計數(shù)；時加法計數(shù)；X=1減法計數(shù)。減法計數(shù)。J1=K1=1J2=K2=XQ1+XQ1Z=XQ2Q1+XQ2Q1解：解： 畫出狀態(tài)圖。畫出狀態(tài)圖。 求激勵方程和輸出方程。求激勵方程和輸出方程。 畫出時序畫出時序FPL

15、A陣列圖。陣列圖。XQ2Q2Q1Q1 11ZCLKQ1Q11J C11KQ2Q21J C11K001110X/ZQ2Q10/01/01/11/01/00/01/10/0010一、可編程陣列邏輯器件一、可編程陣列邏輯器件PAL PAL采用雙極型熔絲工藝采用雙極型熔絲工藝/疊柵疊柵MOS管，工作速度較高。管，工作速度較高。PAL的結(jié)構(gòu)是的結(jié)構(gòu)是與陣列可編程與陣列可編程和和或陣列固定或陣列固定，這種結(jié)構(gòu)為大多，這種結(jié)構(gòu)為大多數(shù)邏輯函數(shù)提供了較高級的性能，為數(shù)邏輯函數(shù)提供了較高級的性能，為PLD進(jìn)一步的發(fā)展奠定進(jìn)一步的發(fā)展奠定了基礎(chǔ)。了基礎(chǔ)。（一）（一）PAL的基本電路結(jié)構(gòu)的基本電路結(jié)構(gòu) PAL器件的

16、輸入、輸出結(jié)構(gòu)以及輸入、輸出的數(shù)目是由器件的輸入、輸出結(jié)構(gòu)以及輸入、輸出的數(shù)目是由集成電路制造商根據(jù)實(shí)際設(shè)計情況大致估計確定。集成電路制造商根據(jù)實(shí)際設(shè)計情況大致估計確定。8.3 可編程邏輯器件可編程邏輯器件PAL和和 通用邏輯陣列通用邏輯陣列GAL 編程前，與邏輯編程前，與邏輯陣列的所有交叉點(diǎn)上陣列的所有交叉點(diǎn)上均有熔絲連通。均有熔絲連通。 編程時，將有用編程時，將有用的熔絲保留，將無用的熔絲保留，將無用的熔絲熔斷。的熔絲熔斷。3211=IIIY432+III431+III421+III212=IIY32+II43+II14+II213=IIY21+II214=IIY21+II一、可編程陣列邏

17、輯器件一、可編程陣列邏輯器件PAL PAL采用雙極型熔絲工藝采用雙極型熔絲工藝/疊柵疊柵MOS管，工作速度較高。管，工作速度較高。PAL的結(jié)構(gòu)是的結(jié)構(gòu)是與陣列可編程與陣列可編程和和或陣列固定或陣列固定，這種結(jié)構(gòu)為大多，這種結(jié)構(gòu)為大多數(shù)邏輯函數(shù)提供了較高級的性能，為數(shù)邏輯函數(shù)提供了較高級的性能，為PLD進(jìn)一步的發(fā)展奠定進(jìn)一步的發(fā)展奠定了基礎(chǔ)。了基礎(chǔ)。（二）（二）PAL的幾種輸出電路結(jié)構(gòu)和反饋形式的幾種輸出電路結(jié)構(gòu)和反饋形式 PAL器件的型號很多，它的典型輸出結(jié)構(gòu)通常有四種，器件的型號很多，它的典型輸出結(jié)構(gòu)通常有四種，其余的結(jié)構(gòu)是在這四種結(jié)構(gòu)基礎(chǔ)上變形而來。其余的結(jié)構(gòu)是在這四種結(jié)構(gòu)基礎(chǔ)上變形而來。

18、1. 專用輸出基本門陣列結(jié)構(gòu)專用輸出基本門陣列結(jié)構(gòu)一個輸入一個輸入四個乘積項且通過四個乘積項且通過或非門低電平輸出或非門低電平輸出如輸出采用或門，為高電平有效如輸出采用或門，為高電平有效PAL器件。器件。若采用互補(bǔ)輸出的或門，為互補(bǔ)輸出器件。若采用互補(bǔ)輸出的或門，為互補(bǔ)輸出器件。輸入信號輸入信號四個乘積項四個乘積項只能用來產(chǎn)生組合邏輯函數(shù)。只能用來產(chǎn)生組合邏輯函數(shù)。8個乘積項個乘積項2. 可編程可編程I/O輸出結(jié)構(gòu)輸出結(jié)構(gòu)輸出端是一個具有可編程控制端的三態(tài)緩沖器。輸出端是一個具有可編程控制端的三態(tài)緩沖器。兩個輸入，一個來自外部兩個輸入，一個來自外部I，另一來自反饋另一來自反饋I/O當(dāng)最上面的乘

19、積項為高電平時，三態(tài)當(dāng)最上面的乘積項為高電平時，三態(tài)門開通，門開通，I/O可作為輸出或反饋；乘積可作為輸出或反饋；乘積項為低電平時，三態(tài)門關(guān)斷，是輸入。項為低電平時，三態(tài)門關(guān)斷，是輸入。3. 寄存器型輸出結(jié)構(gòu)：也稱作時序結(jié)構(gòu)，如下圖所示。寄存器型輸出結(jié)構(gòu)：也稱作時序結(jié)構(gòu)，如下圖所示。8個乘積項個乘積項或門的輸出通過或門的輸出通過D觸發(fā)器，觸發(fā)器，在在CP的上升沿時到達(dá)輸出。的上升沿時到達(dá)輸出。觸發(fā)器的觸發(fā)器的Q端可以端可以通過三態(tài)緩沖器通過三態(tài)緩沖器送到輸出引腳送到輸出引腳觸發(fā)器的反相端反饋回與觸發(fā)器的反相端反饋回與陣列，作為輸入信號參與陣列，作為輸入信號參與更復(fù)雜的時序邏輯運(yùn)算更復(fù)雜的時序邏

20、輯運(yùn)算CP和使能是和使能是PAL的公共端的公共端4. 帶異或門的寄存器型輸出結(jié)構(gòu)：帶異或門的寄存器型輸出結(jié)構(gòu)：增加了一個異或門增加了一個異或門把乘積項分割成兩把乘積項分割成兩個和項個和項兩個和項在觸發(fā)器的輸入端異或之后，兩個和項在觸發(fā)器的輸入端異或之后，在時鐘上升沿到來時存入觸發(fā)器內(nèi)在時鐘上升沿到來時存入觸發(fā)器內(nèi) 有些有些PAL器件是由數(shù)個同一結(jié)構(gòu)類型組成，有的則是由器件是由數(shù)個同一結(jié)構(gòu)類型組成，有的則是由不同類型結(jié)構(gòu)混合組成。不同類型結(jié)構(gòu)混合組成。 如由如由8個寄存器型輸出結(jié)構(gòu)組成的個寄存器型輸出結(jié)構(gòu)組成的PAL器件命名為器件命名為PAL16R8，由由8個可編程個可編程I/O結(jié)構(gòu)組成的結(jié)構(gòu)組

21、成的PAL器件則命名為器件則命名為PAL16L8；由由8個個帶異或門的寄存器組成的帶異或門的寄存器組成的PAL器件則命名為器件則命名為PAL20X8。（三）（三）PAL的使用的使用 應(yīng)用應(yīng)用PAL16L8設(shè)計組合邏輯電路，主要步驟是將輸出和激設(shè)計組合邏輯電路，主要步驟是將輸出和激勵寫成最簡與或表達(dá)式，然后確定勵寫成最簡與或表達(dá)式，然后確定PAL16L8的引腳和編程。的引腳和編程。 目前能夠支持目前能夠支持PAL的編程軟件已相當(dāng)成熟，芯片應(yīng)用也的編程軟件已相當(dāng)成熟，芯片應(yīng)用也很普及，但是由于其集成密度不高、編程不夠靈活，且只能很普及，但是由于其集成密度不高、編程不夠靈活，且只能一次編程，很難勝任

22、功能較復(fù)雜的電路與系統(tǒng)。一次編程，很難勝任功能較復(fù)雜的電路與系統(tǒng)。 例例3：用用PAL器件設(shè)計一個數(shù)值判別電路。要求判斷器件設(shè)計一個數(shù)值判別電路。要求判斷4位二進(jìn)制數(shù)位二進(jìn)制數(shù)DCBA的大小屬于的大小屬于05、610、1115三個三個區(qū)間的哪一個之內(nèi)。區(qū)間的哪一個之內(nèi)。解：解：DBADCYACDBCDCBDYBDCDY+=+=+=210 選用選用PAL14H4，14個輸入端、個輸入端、4個個輸出端，每個輸輸出端，每個輸出包含出包含4 個乘積項。個乘積項。二、通用陣列邏輯二、通用陣列邏輯GAL 采用采用E2CMOS工藝和靈活的輸出結(jié)構(gòu)，有電擦寫反復(fù)編程工藝和靈活的輸出結(jié)構(gòu)，有電擦寫反復(fù)編程的特性

23、。的特性。 與與PAL相比，相比，GAL的輸出結(jié)構(gòu)配置了可以任意組態(tài)的輸出的輸出結(jié)構(gòu)配置了可以任意組態(tài)的輸出邏輯宏單元邏輯宏單元OLMC（Output Logic Macro Cell），），GALGAL和和PALPAL在結(jié)構(gòu)上的區(qū)別見下圖：在結(jié)構(gòu)上的區(qū)別見下圖：PAL結(jié)構(gòu)GAL結(jié)構(gòu) 適當(dāng)?shù)貫镺LMC進(jìn)行編程，GAL就可以在功能上代替前面討論過的PAL各種輸出類型以及其派生類型（一）（一）GAL器件結(jié)構(gòu)和特點(diǎn)器件結(jié)構(gòu)和特點(diǎn) GAL器件型號定義和器件型號定義和PAL一樣根據(jù)輸入輸出的數(shù)量來確定，一樣根據(jù)輸入輸出的數(shù)量來確定，GAL16V8中的中的16表示陣列的輸入端數(shù)量，表示陣列的輸入端數(shù)量，8

24、表示輸出端數(shù)量，表示輸出端數(shù)量，V則表示輸出形式可以改變的普通型則表示輸出形式可以改變的普通型1. GAL16V8的基本結(jié)構(gòu)的基本結(jié)構(gòu)8個輸入緩沖器個輸入緩沖器8個輸出反饋緩沖器個輸出反饋緩沖器一個共用時鐘一個共用時鐘CLK8個輸出緩沖器個輸出緩沖器8個個OLMC2. GAL輸出邏輯宏單元輸出邏輯宏單元OLMC的組成的組成 輸出邏輯宏單元輸出邏輯宏單元OLMC 由或門、異或門、由或門、異或門、D觸發(fā)器、多路選觸發(fā)器、多路選擇器擇器MUX、時鐘控制、使能控制和編程元件等組成，如下圖：時鐘控制、使能控制和編程元件等組成，如下圖：組合輸出時序輸出3. 輸出邏輯宏單元輸出邏輯宏單元OLMC組態(tài)組態(tài) 輸

25、出邏輯宏單元由對輸出邏輯宏單元由對AC1(n) 和和AC0進(jìn)行編程決定進(jìn)行編程決定PTMUX、TSMUX、OMUX和和FMUX的輸出，共有的輸出，共有5種基本組態(tài)：種基本組態(tài)： 專用輸入組態(tài)、專用輸出組態(tài)、復(fù)合輸入專用輸入組態(tài)、專用輸出組態(tài)、復(fù)合輸入/輸出組態(tài)、寄輸出組態(tài)、寄存器組態(tài)和寄存器組合存器組態(tài)和寄存器組合I/O組態(tài)。組態(tài)。8個宏單元可以處于相同的個宏單元可以處于相同的組態(tài)，或者有選擇地處于不同組態(tài)。組態(tài)，或者有選擇地處于不同組態(tài)。(1) 專用輸入組態(tài)專用輸入組態(tài) ：如下圖所示：如下圖所示：此時此時AC1(n)1，AC00，使使TSMUX輸出為輸出為0，三態(tài)，三態(tài)輸出緩沖器的輸出呈現(xiàn)高

26、輸出緩沖器的輸出呈現(xiàn)高電阻，本單元輸出功能被電阻，本單元輸出功能被禁止，禁止，I/O可以作為輸入端，提供可以作為輸入端，提供給相鄰的邏輯宏單元。給相鄰的邏輯宏單元。本級輸入信號卻來自另一本級輸入信號卻來自另一相鄰宏單元。相鄰宏單元。(2) 專用輸出組態(tài)：如下圖所示：專用輸出組態(tài)：如下圖所示：AC1(n)0，AC00，四路反饋數(shù)據(jù)選擇器四路反饋數(shù)據(jù)選擇器FMUX輸出接在低電輸出接在低電平，平，本單元的反饋信號和本單元的反饋信號和相鄰單元的信號都被相鄰單元的信號都被阻斷阻斷 由于或非門，使異或門的輸出不經(jīng)過由于或非門，使異或門的輸出不經(jīng)過D觸發(fā)器，直觸發(fā)器，直接由處于使能狀態(tài)的三態(tài)門輸出接由處于使

27、能狀態(tài)的三態(tài)門輸出由于與非門輸出使第一由于與非門輸出使第一條乘積項經(jīng)過乘積項數(shù)條乘積項經(jīng)過乘積項數(shù)據(jù)選擇器作為或門的輸據(jù)選擇器作為或門的輸入入(4) 寄存器組態(tài)：當(dāng)寄存器組態(tài)：當(dāng)AC1(n)0，AC01時，如下圖所示。時，如下圖所示。（3）同學(xué)自學(xué)）同學(xué)自學(xué)此時此時OMUX選中觸選中觸發(fā)器的輸出同相發(fā)器的輸出同相Q端端作為輸出信號，作為輸出信號，反饋輸入信號來自D觸發(fā)器的反相端或門的輸入有或門的輸入有8個乘積項個乘積項OE、CLK作為輸出緩作為輸出緩沖器的使能信號和時鐘，沖器的使能信號和時鐘，作為公共端作為公共端4. GAL是繼是繼PAL之后具有較高性能的之后具有較高性能的PLD，和，和PAL

28、相比，具有以相比，具有以下特點(diǎn)：下特點(diǎn)：(1) 有較高的通用性和靈活性：它的每個邏輯宏單元可以根據(jù)有較高的通用性和靈活性：它的每個邏輯宏單元可以根據(jù)需要任意組態(tài)既可實(shí)現(xiàn)組合電路，又可實(shí)現(xiàn)時序電路。需要任意組態(tài)既可實(shí)現(xiàn)組合電路，又可實(shí)現(xiàn)時序電路。(2) 100可編程：可編程：GAL采用浮柵編程技術(shù)，使與陣列以及邏采用浮柵編程技術(shù)，使與陣列以及邏輯宏單元可以反復(fù)編程，當(dāng)編程或邏輯設(shè)計有錯時，可以擦輯宏單元可以反復(fù)編程，當(dāng)編程或邏輯設(shè)計有錯時，可以擦除重新編程、反復(fù)修改，直到得到正確的結(jié)果，因而每個芯除重新編程、反復(fù)修改，直到得到正確的結(jié)果，因而每個芯片可片可100編程。編程。(3) 100%可測試

29、：可測試：GAL的宏單元接成時序狀態(tài)，可以通過測的宏單元接成時序狀態(tài)，可以通過測試軟件對它門的狀態(tài)進(jìn)行預(yù)置，從而可以隨意將電路置于某試軟件對它門的狀態(tài)進(jìn)行預(yù)置，從而可以隨意將電路置于某一狀態(tài)，以縮短測試過程，保證電路在編程以后，對編程結(jié)一狀態(tài)，以縮短測試過程，保證電路在編程以后，對編程結(jié)果果100可測?？蓽y。(4) 高性能的高性能的E2COMS工藝：使工藝：使GAL的高速度、低功耗，編的高速度、低功耗，編程數(shù)據(jù)可保存程數(shù)據(jù)可保存20年以上。正是由于這些良好的特性，使年以上。正是由于這些良好的特性，使GAL器件成為數(shù)字系統(tǒng)設(shè)計的初期理想器件。器件成為數(shù)字系統(tǒng)設(shè)計的初期理想器件。（二）（二）GAL

30、器件的編程方法和應(yīng)用器件的編程方法和應(yīng)用 對對GAL編程是設(shè)計電路的最后一個環(huán)節(jié)。除了對與陣編程是設(shè)計電路的最后一個環(huán)節(jié)。除了對與陣列編程之外，還要對邏輯宏單元進(jìn)行編程，以達(dá)到預(yù)定的輸列編程之外，還要對邏輯宏單元進(jìn)行編程，以達(dá)到預(yù)定的輸出邏輯關(guān)系。這樣應(yīng)當(dāng)具備出邏輯關(guān)系。這樣應(yīng)當(dāng)具備GAL編程的開發(fā)系統(tǒng)：編程的開發(fā)系統(tǒng)：軟件開軟件開發(fā)平臺發(fā)平臺和和硬件編程設(shè)備硬件編程設(shè)備，而軟件平臺是不可缺少的。，而軟件平臺是不可缺少的。目前目前GAL的編程方法有兩種：的編程方法有兩種： 一種是早期的一種是早期的GAL器件編程需要使用專門的編程器，器件編程需要使用專門的編程器，將需要編程的將需要編程的GAL器

31、件插入編程器進(jìn)行編程，然后將編器件插入編程器進(jìn)行編程，然后將編程后的程后的GAL器件連接在設(shè)計者的設(shè)計系統(tǒng)。器件連接在設(shè)計者的設(shè)計系統(tǒng)。 另一種是新一代的另一種是新一代的GAL器件，可以脫離開編程器，器件，可以脫離開編程器，直接在設(shè)計者的電路系統(tǒng)上編程。直接在設(shè)計者的電路系統(tǒng)上編程。 另一類是編譯軟件，如另一類是編譯軟件，如Synario軟件平臺，這類軟件的軟件平臺，這類軟件的特點(diǎn)是待實(shí)現(xiàn)的邏輯電路是由設(shè)計者根據(jù)軟件平臺規(guī)定的圖特點(diǎn)是待實(shí)現(xiàn)的邏輯電路是由設(shè)計者根據(jù)軟件平臺規(guī)定的圖形輸入文件或可編程邏輯設(shè)計語言編寫的語言輸入文件進(jìn)行形輸入文件或可編程邏輯設(shè)計語言編寫的語言輸入文件進(jìn)行描述，然后軟

32、件平臺對設(shè)計者的電路進(jìn)行描述轉(zhuǎn)換，分析，描述，然后軟件平臺對設(shè)計者的電路進(jìn)行描述轉(zhuǎn)換，分析，簡化，模擬仿真、自動進(jìn)行錯誤定位等。簡化，模擬仿真、自動進(jìn)行錯誤定位等。GAL的開發(fā)軟件有許多種，大體上分為兩類：的開發(fā)軟件有許多種，大體上分為兩類： 一類是匯編型軟件，如一類是匯編型軟件，如FM，這類軟件沒有簡化功能，要這類軟件沒有簡化功能，要求輸入文件采用最簡與或式的邏輯描述方式；求輸入文件采用最簡與或式的邏輯描述方式；GAL器件仍然存在著以下問題：器件仍然存在著以下問題：1)時鐘必須共用；時鐘必須共用；2)或的乘積項最多只有或的乘積項最多只有8個；個；3)GAL器件的規(guī)模小，達(dá)不到在單片內(nèi)集成一個

33、數(shù)字系統(tǒng)的要求；器件的規(guī)模小，達(dá)不到在單片內(nèi)集成一個數(shù)字系統(tǒng)的要求；4)盡管盡管GAL器件有加密的功能，但隨著解密技術(shù)的發(fā)展，對于器件有加密的功能，但隨著解密技術(shù)的發(fā)展，對于這種陣列規(guī)模小的可編程邏輯器件解密已不是難題。這種陣列規(guī)模小的可編程邏輯器件解密已不是難題。8-3 高密度可編程邏輯器件高密度可編程邏輯器件HDPLD原理及應(yīng)用原理及應(yīng)用 HDPLD（High Density Programmable Logic Device）在在單片芯片內(nèi)可以集成成千上萬個等效門，因此在單片高密度單片芯片內(nèi)可以集成成千上萬個等效門，因此在單片高密度可編程邏輯器件內(nèi)集成數(shù)字電路系統(tǒng)成為可能。可編程邏輯器件

34、內(nèi)集成數(shù)字電路系統(tǒng)成為可能。 HDPLD器件在結(jié)構(gòu)上仍延續(xù)器件在結(jié)構(gòu)上仍延續(xù)GAL的結(jié)構(gòu)原理，因而還的結(jié)構(gòu)原理，因而還是電擦寫、電編程的是電擦寫、電編程的EPLD器件。器件。一、在系統(tǒng)編程芯片一、在系統(tǒng)編程芯片EPM7128SEPM7128S的基本結(jié)構(gòu)的基本結(jié)構(gòu)在系統(tǒng)編程芯片在系統(tǒng)編程芯片EPM7128S是是Altera公司生產(chǎn)的高密度、高性能公司生產(chǎn)的高密度、高性能CMOS可編程邏輯器件之一，下圖是可編程邏輯器件之一，下圖是PLCC封裝封裝84端子的引腳端子的引腳圖圖它有4個直接輸入（INPUT）TMS、TDI、TDO和和TCK是在系統(tǒng)編是在系統(tǒng)編程引腳程引腳64個I/O引腳下圖是下圖是EP

35、M7128S器件結(jié)構(gòu)圖：由器件結(jié)構(gòu)圖：由8個相似的邏輯陣列塊個相似的邏輯陣列塊（Logic Array Block,LAB）、）、一個可編程內(nèi)連矩陣（一個可編程內(nèi)連矩陣（PIA）和多個輸入和多個輸入/輸出控制塊輸出控制塊(I/O Block)組成。組成。二、二、EPM7128SEPM7128S的特點(diǎn)的特點(diǎn)（一）高集成密度（一）高集成密度; ;（二）速度高、低功耗、抗噪聲容限較大（二）速度高、低功耗、抗噪聲容限較大; ;（三）在系統(tǒng)編程能力（三）在系統(tǒng)編程能力; ;（四）可測試性能力（四）可測試性能力; ;（五）線或功能（五）線或功能; ;（六）異步時鐘、異步清除功能（六）異步時鐘、異步清除功能

36、; ;（七）單片多系統(tǒng)能力；七）單片多系統(tǒng)能力；（八）很強(qiáng)的加密能力（八）很強(qiáng)的加密能力8-4 現(xiàn)場可編程門陣列現(xiàn)場可編程門陣列FPGA 前面討論的可編程邏輯器件基本組成部分是與陣列、或前面討論的可編程邏輯器件基本組成部分是與陣列、或陣列和輸出電路。再加上觸發(fā)器則可實(shí)現(xiàn)時序電路陣列和輸出電路。再加上觸發(fā)器則可實(shí)現(xiàn)時序電路 本節(jié)介紹的本節(jié)介紹的FPGA（Field Programmable Gate Array）不像不像PLD那樣受結(jié)構(gòu)的限制，它可以靠門與門的連接來實(shí)那樣受結(jié)構(gòu)的限制，它可以靠門與門的連接來實(shí)現(xiàn)任何復(fù)雜的邏輯電路，更適合實(shí)現(xiàn)多級邏輯功能。現(xiàn)任何復(fù)雜的邏輯電路，更適合實(shí)現(xiàn)多級邏輯功

37、能。 陸續(xù)推出了新型的現(xiàn)場可編程門陣列陸續(xù)推出了新型的現(xiàn)場可編程門陣列FPGA。功能更功能更加豐富，具有基本邏輯門電路、傳輸外部信號的輸入加豐富，具有基本邏輯門電路、傳輸外部信號的輸入/輸輸出電路和可編程內(nèi)連資源之外，還具有很高的密度等等。出電路和可編程內(nèi)連資源之外，還具有很高的密度等等。一、現(xiàn)場可編程門陣列一、現(xiàn)場可編程門陣列FPGAFPGA結(jié)構(gòu)結(jié)構(gòu) FPGA的編程單元是基于靜態(tài)存儲器（的編程單元是基于靜態(tài)存儲器（SRAM）結(jié)構(gòu)，結(jié)構(gòu)，從理論上講，具有無限次重復(fù)編程的能力從理論上講，具有無限次重復(fù)編程的能力 下面介紹下面介紹XILINX公司的公司的XC4000E系列芯片，了解系列芯片，了解FPGA內(nèi)內(nèi)部各個模塊的功能，見下圖：部各個模塊的功能，見下圖：可配置邏輯?？膳渲眠壿嬆K塊CLB輸入輸入/輸出輸出模塊模塊I/OB可編程連可編程連線線PI編程開關(guān)編程開關(guān)矩陣矩陣PSM二、現(xiàn)場可編程門陣列二、現(xiàn)場可編程門陣列FPGAFPGA的特點(diǎn)的特點(diǎn) （1）SRAM結(jié)構(gòu)：可以無限次編程，但它屬于易失性結(jié)構(gòu)：