EDA第二次實驗解析

1、實驗二時序電路的設計及顯示一、實驗目的：1 .了解教學系統(tǒng)中8位八段數(shù)碼管顯示模塊的工作原理，設計標準掃描驅動電路模塊，以備后面實驗調用。2 .會電路圖輸入方法和VHD邸言方法輸入的混合使用。二、硬件要求：1. GW48EDA/SOPC+PK2實驗系統(tǒng)。三、實驗內容及預習要求：1.計數(shù)器(counter):計數(shù)器(counter)是數(shù)字系統(tǒng)中常用的時序電路，因為計數(shù)是數(shù)字系統(tǒng)的基本操作之一。計數(shù)器在控制信號下計數(shù)，可以帶復位和置位信號。因此，按照復位、置位與時鐘信號是否同步可以將計數(shù)器分為同步計數(shù)器和異步計數(shù)器兩種基本類型，每一種計數(shù)器乂可以分為進行加計數(shù)和進行減計數(shù)兩種。在VHD時茁述中，加

2、減計數(shù)用“+”和“”表示即可。(1)同步計數(shù)器：同步計數(shù)器與其它同步時序電路一樣，復位和置位信號都與時鐘信號同步，在時鐘沿跳變時進行復位和置位操作。例2-1為帶時鐘使能的同步4位二進制減法計數(shù)器的VHDL莫型：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYcountISPORT(clk,clr,en:INSTD_LOGIC;Q:OUTSTD_LOGIC_VECTOR(3DOWNTO0);ENDENTITYcount;ARCHITECTUREoneOFcountISSIGNALcount_4

3、:STD_LOGIC_VECTOR(3DOWNTO0);BEGINQ<=count_4;PROCESS(clk,clr)BEGINIF(clk'EVENTANDclk='1')THENIF(clr='1')THENcount_4<="0000"ELSIF(en='1')THENIF(count_4="0000")THENcount_4<="1111"ELSEcount_4<=count_4-1;ENDIF;ENDIF;ENDIF;ENDPROCESS;EN

4、DARCHITECTUREone;count是一個帶時鐘使能的同步4位二進制減法計數(shù)器，計數(shù)范圍F0o每當時鐘信號或者復位信號有跳變時激活進程。如果此時復位信號clr有效(高電平)，計數(shù)器被復位，輸出計數(shù)結果為0;如果復位信號無效(低電平)，而時鐘信號clk出現(xiàn)上升沿，并且計數(shù)器的計數(shù)使能控制信號en有效(高電平)，貝U計數(shù)器count自動減1,實現(xiàn)減計數(shù)功能。圖S2-1為帶時鐘使能的同步4位二進制減法計數(shù)器的仿真波形圖：圖S2-1帶時鐘使能的同步4位二進制減法計數(shù)器的仿真圖形管腳的配置:Mamed|二1竺1Edit：X_Vhtod#NameDirectionLowtipr12dkInputP

5、IN_l521drInpu!PIN_2353IF*enInputPINJ364Q3OutputPIM_165Q【OutputPIN_15&QlOutput&IN_147QPOutputPIN_13i<Cnpwnnrle>>(2)異步計數(shù)器同樣的道理，異步計數(shù)器是指計數(shù)器的復位、置位與時鐘不同步。例2-2為帶時鐘使能的異步4位二進制加法計數(shù)器的VHDL莫型：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYcountAISPORT(clk,clr,en:INST

6、D_LOGIC;Q:OUTSTD_LOGIC_VECTOR(3DOWNTO0);ENDENTITYcountA;ARCHITECTUREoneOFcountAISSIGNALcount_4:STD_LOGIC_VECTOR(3DOWNTO0);BEGINQ<=count_4;PROCESS(clk,clr)BEGINIF(clr='1')THENcount_4<="0000"ELSIF(clk'EVENTANDclk='1')THENIF(en='1')THENIF(count_4="1111&q

7、uot;)THENcount_4<="0000"ELSEcount_4<=count_4+1;ENDIF;ENDIF;ENDIF;ENDPROCESS;ENDARCHITECTUREone;counta是一個帶時鐘使能的異步4位二進制加法計數(shù)器，計數(shù)范圍0F。每當時鐘信號或者復位信號有跳變時激活進程。如果此時復位信號clr有效(高電平)，計數(shù)器被復位，輸出計數(shù)結果為0;如果復位信號無效(低電平),而時鐘信號clk出現(xiàn)上升沿，并且計數(shù)器的計數(shù)使能控制信號en有效(高電平)，則計數(shù)器count自動加1,實現(xiàn)加計數(shù)功能。圖S2-2為帶時鐘使能的異步4位二進制加法計數(shù)器

8、的仿真波形圖：圖S2-2帶時鐘使能的異步4位二進制加法計數(shù)器的仿真圖形管腳的配置：N&deNameDrerttorL心MPf1kdkInputPIN_1522嚀drInputPIN_235I3_enInputPIN_256qq。QB】OutputPIN_16-sOutputPIN.15-60QlUOutputPIN_1473QQOutput.PIIJL13-_1&4U.'Miu.ULULI*5BOUinu."12D.U14LJ.0MJ&LcOH£1HU0心LJCLL*3-LrTTT_-_TTTT_-_r-Ln_r_r_rL_rL-LrLrLL

9、rrLr_2. 八位數(shù)碼掃描顯示電路設計圖S2-3所示的是8位數(shù)碼掃描顯示電路，其中每個數(shù)碼管的8個段：h、g、f、e、d、c、b、a（h是小數(shù)點）都分別連在一起，8個數(shù)碼管分別由8個選通信號k1、k2、-8來選擇。被選通的數(shù)碼管顯示數(shù)據(jù)，其余關閉。如在某一時刻，k3為高電平，其余選通信號為低電平，這時僅k3對應的數(shù)碼管顯示來自段信號端的數(shù)據(jù)，而其它7個數(shù)碼管呈現(xiàn)關閉狀態(tài)。根據(jù)這種電路狀況，如果希望在8個數(shù)碼管顯示希望的數(shù)據(jù)，就必須使得8個選通信號k1、k2、-8分別被單獨選通，并在此同時，在段信號輸入口加上希望在該對應數(shù)碼管上顯示的數(shù)據(jù)，丁是隨著選通信號的掃變，就能實現(xiàn)掃描顯示的目的圖S2-

10、38位數(shù)碼掃描顯示電路LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYSCAN_LEDISPORT(CLK:INSTD_LOGIC;SG:OUTSTD_LOGIC_VECTOR(6DOWNTO0);-段控制信號輸出BT:OUTSTD_LOGIC_VECTOR(7DOWNTO0);-位控制信號輸出END;ARCHITECTUREoneOFSCAN_LEDISSIGNALCNT8:STD_LOGIC_VECTOR(2DOWNTO0);SIGNALA:INTEGERRANGE0TO15;BEGIN

11、P1:PROCESS(CNT8)BEGINCASECNT8ISWHEN"000"=>BT<="00000001"A<=1;WHEN"001"=>BT<="00000010"A<=3;WHEN"010"=>BT<="00000100"A<=5;WHEN"011"=>BT<="00001000"A<=7;WHEN"100"=>BT<=&q

12、uot;00010000"A<=9;WHEN"101"=>BT<="00100000"A<=11;WHEN"110"=>BT<="01000000"A<=13;WHEN"111"=>BT<="10000000"A<=15;WHENOTHERS=>NULL;ENDCASE;ENDPROCESSP1;P2:PROCESS(CLK)BEGINIFCLK'EVENTANDCLK='1'

13、THENCNT8<=CNT8+1;ENDIF;ENDPROCESSP2;P3:PROCESS(A)-譯碼電路BEGINCASEAISWHEN0=>SG<="0111111"WHEN1=>SG<="0000110"WHEN2=>SG<="1011011"WHEN3=>SG<="1001111"WHEN4=>SG<="1100110"WHEN5=>SG<="1101101"WHEN6=>SG<

14、;="1111101"WHEN7=>SG<="0000111"WHEN8=>SG<="1111111"WHEN9=>SG<="1101111"WHEN10=>SG<="1110111"WHEN11=>SG<="1111100"WHEN12=>SG<="0111001"WHEN13=>SG<="1011110"WHEN14=>SG<="

15、;1111001"WHEN15=>SG<="1110001"WHENOTHERS=>NULL;ENDCASE;ENDPROCESSP3;END;對該例進行編輯、編譯、綜合、適配、仿真，給出仿真波形。實驗方式：若考慮小數(shù)點，SG的8個段分別與PIO4&PIO4&、PIO42(高位在左)、BT的8個位分別與PIO34、PIO35、PIO41(高位在左)；電路模式不限，引腳圖參考圖s2-4。將GW48EDA統(tǒng)左下方的撥碼開關全部向上撥，時鐘CLK可選擇clock0，通過跳線選擇16384Hz信號。引腳鎖定后進行編譯、下載和硬件測試實驗。

16、將實驗過程和實驗結果寫進實驗報告啟物BE；新&疫沽劉尼用#曲？TG4I.副1節(jié)+37F.35字*.（；力Si仍若知以我專，如上典皿rif*.皿，.心.w,y、城PQ49AsiRCM1JPIO4SgjjJ<MOP1O47DJR./PJO39FIO46V-RIO3BPIO45/SPIO37PIOWPJO36PIO43I/S&PIO36F血y/37K-oqPO3JT1P/她叫擊j陋*職at葺峙管心洗披E/圖S2-4仿真結果:管腳的配置:IVUUC1MCBI1=UVUIU51ULjOLlUIII1町仍Outputpri_i3932盯回OutputPIN_t4033町國Output

17、PIN_H134町團OutputPiri_i5a35昨1Output36<!>町2OutputPIH_1GO7o盯1Output3S血回OutputPIN_16Z3gCLKInputFIN20j.10SG回OutputPIbl_1643iiSGHOutputPIN_lfi53玖seraOutputPIN_L653瓶用OutputPiri_i673|h5G2OutputPIN_I683L5訪sglOutputPIH_165S169SGOOutputPIM.I刀33.編一個簡單的從0-59輪換顯示十進制數(shù)的電路。要求：(3) (1)輸入的時鐘用CLK表示(時鐘頻率<2也；系統(tǒng)具有

18、復位功能，復位引腳用RESETS示；輸出的七段代碼引腳分別用A、EkG口E、F、G表示；采用計算機仿真查看設計能否滿足要求；程序：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCOUNT_60ISPORT(CLK,RESET:INSTD_LOGIC;SG0,SG1:OUTSTD_LOGIC_VECTOR(6DOWNTO0);END;ARCHITECTUREoneOFCOUNT_60ISSIGNALCNT0,CNT1:STD_LOGIC_VECTOR(3DOWNTO0);EEGINP1:PR

19、OCESS(CNT0)EEGINCASECNT0ISWHEN"0000"=>SG0<="0111111"WHEN"0001"=>SG0<="0000110"WHEN"0010"=>SG0<="1011011"WHEN"0011"=>SG0<="1001111"WHEN"0100"=>SG0<="1100110"WHEN"0101

20、"=>SG0<="1101101"WHEN"0110"=>SG0<="1111101"WHEN"0111"=>SG0<="0000111"WHEN"1000"=>SG0<="1111111"WHEN"1001"=>SG0<="1101111"WHENOTHERS=>NULL;ENDCASE;ENDPROCESSP1;P2:PROCESS(CL

21、K,RESET)BEGINIFRESET='1'THENCNT0<="0000"CNT1<="0000"ELSIFCLK'EVENTANDCLK='1'THENIFCNT0="1001"THENCNT0<="0000"IFCNT1="0101"THENCNT1<="0000"ELSECNT1<=CNT1+1;ENDIF;ELSECNT0<=CNT0+1;ENDIF;ENDIF;ENDPROCESSP2

22、;P3:PROCESS(CNT1)BEGINCASECNT1ISWHEN"0000"=>SG1<="0111111"WHEN"0001"=>SG1<="0000110"WHEN"0010"=>SG1<="1011011"WHEN"0011"=>SG1<="1001111"WHEN"0100"=>SG1<="1100110"WHEN"0101"=>SG1<=