異步時(shí)序邏輯電路的分析與設(shè)計(jì)

1、異步時(shí)序邏輯電路異步時(shí)序邏輯電路1. 同步時(shí)序邏輯電路的特點(diǎn)同步時(shí)序邏輯電路的特點(diǎn) 各觸發(fā)器的時(shí)鐘端全部連接在一起，并接在系統(tǒng)時(shí)鐘端； 只有當(dāng)時(shí)鐘脈沖到來時(shí)，電路的狀態(tài)才能改變; 改變后的狀態(tài)將一直保持到下一個(gè)時(shí)鐘脈沖的到來，此時(shí)無論外部輸入x有無變化； 狀態(tài)表中的每個(gè)狀態(tài)都是穩(wěn)定的。2. 異步時(shí)序邏輯電路的特點(diǎn)異步時(shí)序邏輯電路的特點(diǎn) 電路中除可以使用帶時(shí)鐘的觸發(fā)器外，還可以使用不帶時(shí)鐘的觸發(fā)器和延遲元件作為存儲(chǔ)元件； 電路中沒有統(tǒng)一的時(shí)鐘； 電路狀態(tài)的改變由外部輸入的變化直接引起。 根據(jù)外部輸入是脈沖信號(hào)還是電平信號(hào)，可將異步時(shí)序邏輯電路分為:脈沖異步時(shí)序電路電平異步時(shí)序電路組 合邏 輯觸發(fā)

2、器觸發(fā)器x1Z1y1Y1YryrxnZm存儲(chǔ)電路組 合邏 輯延遲元件x1Z1y1Y1YryrxnZm存儲(chǔ)電路延遲元件1 trt對(duì)輸入脈沖信號(hào)的兩點(diǎn)限制： 在兩個(gè)或兩個(gè)以上的輸入線上不允許同時(shí)出現(xiàn)脈沖信號(hào)； 第二個(gè)輸入脈沖的到達(dá)，必須在第一個(gè)輸入脈沖所引起的整個(gè)電路響應(yīng)結(jié)束之后。 分析方法基本上與同步時(shí)序邏輯電路相似，只是要注意觸發(fā)器時(shí)鐘端的輸入情況。在同步時(shí)序電路中，時(shí)鐘端的輸入僅為“ 時(shí)間”。分析步驟如下分析步驟如下：(1) 寫出電路的輸出函數(shù)和激勵(lì)函數(shù)表達(dá)式。(2) 寫出電路的次態(tài)方程組或列出狀態(tài)轉(zhuǎn)移真值表。(3) 作狀態(tài)表和狀態(tài)圖。(4) 畫出時(shí)間圖和用文字描述電路的邏輯功能。從分析步驟

3、來看，異步時(shí)序電路的分析與同步時(shí)序電路分析相同，但是每一步實(shí)施時(shí)又有所不同。下面通過例子介紹脈沖異步時(shí)序電路的分析方法。例例 分析下圖所示脈沖異步時(shí)序邏輯電路，指出該電路功能。&注意各觸發(fā)器的跳變時(shí)刻 寫出輸出函數(shù)和激勵(lì)函數(shù)表達(dá)式寫出輸出函數(shù)和激勵(lì)函數(shù)表達(dá)式 解解:該電路由兩個(gè)J-K觸發(fā)器和一個(gè)與門組成，有一個(gè)輸入端x和一個(gè)輸出端Z，輸出是輸入和狀態(tài)的函數(shù)，屬于Mealy型脈沖異步時(shí)序電路。&Z = xy2y1J2 = K2 =1；C2 = y1J1 = K1 =1；C1 = x 列出電路次態(tài)真值表列出電路次態(tài)真值表J-K觸發(fā)器的狀態(tài)轉(zhuǎn)移發(fā)生在時(shí)鐘端脈沖負(fù)跳變的瞬間，為了強(qiáng)調(diào)在

4、觸發(fā)器時(shí)鐘端為了強(qiáng)調(diào)在觸發(fā)器時(shí)鐘端 C1、C2何時(shí)有負(fù)跳變產(chǎn)生，在次態(tài)何時(shí)有負(fù)跳變產(chǎn)生，在次態(tài)真值表中用真值表中用“”表示下跳。僅當(dāng)時(shí)鐘端有表示下跳。僅當(dāng)時(shí)鐘端有“” 出現(xiàn)時(shí)，相出現(xiàn)時(shí)，相應(yīng)觸發(fā)器狀態(tài)才能發(fā)生變化，否則狀態(tài)不變。應(yīng)觸發(fā)器狀態(tài)才能發(fā)生變化，否則狀態(tài)不變。J KQ(n+1)0 00 11 01 1Q01Q 作出狀態(tài)表和狀態(tài)圖作出狀態(tài)表和狀態(tài)圖根據(jù)次態(tài)真值表和輸出函數(shù)表達(dá)式（Z = xy2y1），可作出該電路的狀態(tài)表和狀態(tài)圖如下。現(xiàn)態(tài)現(xiàn)態(tài)y2 y1次態(tài)次態(tài)y2n+1y1n+1 / 輸出輸出Zx = 10 00 1 / 00 11 0 / 01 01 1 / 01 10 0 / 100

5、0110110/00/00/00/01/01/01/01/1x/Z畫出時(shí)間圖并說明電路邏輯功能。畫出時(shí)間圖并說明電路邏輯功能。為了進(jìn)一步描述該電路在輸入脈沖作用下的狀態(tài)和輸出變化過程，可根據(jù)狀態(tài)表或狀態(tài)圖畫出該電路的時(shí)間圖如下圖所示。 由狀態(tài)圖和時(shí)間圖可知，該電路是一個(gè)由狀態(tài)圖和時(shí)間圖可知，該電路是一個(gè)模模4加加1計(jì)數(shù)器，計(jì)數(shù)器，當(dāng)收到第四個(gè)輸入脈沖時(shí)，電路產(chǎn)生一個(gè)進(jìn)位輸出脈沖。當(dāng)收到第四個(gè)輸入脈沖時(shí)，電路產(chǎn)生一個(gè)進(jìn)位輸出脈沖。xy1y2Z例：分析下圖所示的脈沖異步時(shí)序電路CP2x(CP1)Q1zK3CJ3K1CJ1K2CJ2CP3&Q2Q3“ 1”解：解：寫出輸出函數(shù)和激勵(lì)函數(shù)表達(dá)式

6、Z Q1n Q2nQ3nxJ1=K1=1,CP1=xJ2=K2=1,CP2= Q1nJ3=K3=1,CP3= Q2n 寫出電路的狀態(tài)方程JK觸發(fā)器的次態(tài)方程為該式表明當(dāng)CP為邏輯1時(shí)，觸發(fā)器的狀態(tài)才能發(fā)生變化，而只有當(dāng)時(shí)鐘出現(xiàn)有效跳變時(shí)，CP才為邏輯1。Qn+1=(JQn+KQn)CP將3個(gè)觸發(fā)器的激勵(lì)函數(shù)代入觸發(fā)器的次態(tài)方程，Q1n+1=(J1Q1n+K1Q1n)CPQ1 n xQ2n+1=(J2Q2n+K2Q2n)CPQ2n Q1nQn+1=(J3Q3n+K3Q3n)CPQ3n Q2n 作狀態(tài)表和狀態(tài)圖 在填寫狀態(tài)時(shí)，通常要由低位向高位依次填寫?，F(xiàn)態(tài)Q2n Q2n Q1n次 態(tài)Q3n+1

7、Q2n+1 Q1n+1000001010011100101110111輸 入x11100000101001110010111011111111輸 出Z100000000001111011/01/01/01101/00010101000111/11/01/01/0 x/z注意此時(shí)x取邏輯1的含義。畫出時(shí)間圖和說明電路功能由狀態(tài)圖可知：該電路是一個(gè)八進(jìn)制減1計(jì)數(shù)器，輸出是借位信號(hào)。x12345678Q1Q2Q3Z例例 異步時(shí)序電路下圖所示，試分析其功能。 1JQ11KQ2CP“1”Q11J1K1J1KQ3Q3“1”Q2“1” 解解 由電路可知CP1=CP3=CP, CP2=Q1n, 因此該電路為異

8、步時(shí)序電路。 各觸發(fā)器的激勵(lì)方程為 1113213221_31KQQJKJKQJnnn次態(tài)方程和時(shí)鐘方程為 CPCPQQQQQCPQQCPCPQQQnnnnnnnnnn3_3211312_2121_1_311 由于各觸發(fā)器僅在其時(shí)鐘脈沖的下降沿動(dòng)作，其余時(shí)刻均處于保持狀態(tài)，故在列電路的狀態(tài)真值表時(shí)必須注意。 (1) 當(dāng)現(xiàn)態(tài)為000時(shí)，代入Q1和Q3的次態(tài)方程中，可知在CP作用下 , ， 由于此時(shí)CP2=Q1, Q1由 01 產(chǎn)生一個(gè)上升沿，用符號(hào)表示，故Q2處于保持狀態(tài)， 即 。 其次態(tài)為 001。 013nQ0212nnQQ111nQ (2) 當(dāng)現(xiàn)態(tài)為 001 時(shí)， ， 此時(shí)Q1由 10 產(chǎn)

9、生一個(gè)下降沿，用符號(hào)表示，且 故Q2將由 01，其次態(tài)為 010。依此類推，得其狀態(tài)真值表如下表所示。0, 01311nnQQ_212nnQQ狀態(tài)真值表狀態(tài)真值表 根據(jù)狀態(tài)真值表可畫出狀態(tài)遷移圖下圖所示由此可看出該電路是異步五進(jìn)制遞增計(jì)數(shù)器，且具有自啟動(dòng)能力。 狀態(tài)圖 000001010101111100011110一、方法與步驟一、方法與步驟 方法方法: 脈沖異步時(shí)序邏輯電路設(shè)計(jì)的方法與同步時(shí)序邏輯電路設(shè)計(jì)大致相同，主要應(yīng)注意兩個(gè)問題。由于不允許兩個(gè)或兩個(gè)以上輸入端同時(shí)為1（用1表示有脈沖出現(xiàn)），設(shè)計(jì)時(shí)可以作如下處理： 當(dāng)有多個(gè)輸入信號(hào)時(shí)，只需考慮多個(gè)輸入信號(hào)中僅一當(dāng)有多個(gè)輸入信號(hào)時(shí)，只需考

10、慮多個(gè)輸入信號(hào)中僅一個(gè)為個(gè)為1的情況；的情況； 在確定激勵(lì)函數(shù)和輸出函數(shù)時(shí)，可將兩個(gè)或兩個(gè)以上在確定激勵(lì)函數(shù)和輸出函數(shù)時(shí)，可將兩個(gè)或兩個(gè)以上輸入同時(shí)為輸入同時(shí)為1的情況作為無關(guān)條件處理。的情況作為無關(guān)條件處理。當(dāng)存儲(chǔ)電路采用帶時(shí)鐘控制端的觸發(fā)器時(shí)，觸發(fā)器的時(shí)鐘端應(yīng)作為激勵(lì)函數(shù)處理。設(shè)計(jì)時(shí)通過對(duì)觸發(fā)器的時(shí)鐘端和輸入端綜合處理，有利于函數(shù)簡化。 脈沖異步時(shí)序邏輯電路的設(shè)計(jì)脈沖異步時(shí)序邏輯電路的設(shè)計(jì) 形成原始狀態(tài)圖和原始狀態(tài)表狀態(tài)化簡，求得最小化狀態(tài)表狀態(tài)編碼，得到二進(jìn)制狀態(tài)表選定觸發(fā)器類型，并求出激勵(lì)函數(shù)和輸出函數(shù)最簡表達(dá)式畫出邏輯電路圖步驟步驟設(shè)計(jì)過程與同步時(shí)序電路相同，具體如下：二、舉例二、舉

11、例 例例1 用T觸發(fā)器作為存儲(chǔ)元件，設(shè)計(jì)一個(gè)異步模8加1計(jì)數(shù)器，電路對(duì)輸入端x出現(xiàn)的脈沖進(jìn)行計(jì)數(shù)，當(dāng)收到第八個(gè)脈沖時(shí)，輸出端Z產(chǎn)生一個(gè)進(jìn)位輸出脈沖。 解解 由題意可知，該電路模型為Mealy型。由于狀態(tài)數(shù)目和狀態(tài)轉(zhuǎn)換關(guān)系非常清楚，可直接作出二進(jìn)制狀態(tài)圖和狀態(tài)表。作出狀態(tài)圖和狀態(tài)表作出狀態(tài)圖和狀態(tài)表設(shè)電路初始狀態(tài)為“000”，狀態(tài)變量用y2、y1、y0表示，可作出二進(jìn)制狀態(tài)圖如下。x/z1011/01/0相應(yīng)二進(jìn)制狀態(tài)表為：0 0 0 0 0 1 / 00 0 1 0 1 0 / 00 1 0 0 1 1 / 00 1 1 1 0 0 / 01 0 0 1 0 1 / 01 0 1 1 1 0

12、/ 01 1 0 1 1 1 / 01 1 1 0 0 0 / 1現(xiàn)態(tài)次態(tài)y2n+1y1n+1y0n+1 /輸出Zy2 y1 y0 x = 1確定激勵(lì)函數(shù)和輸出函數(shù)確定激勵(lì)函數(shù)和輸出函數(shù)假定狀態(tài)不變時(shí)，令相應(yīng)觸發(fā)器的時(shí)鐘端為0，輸入端T任意；而狀態(tài)需要改變時(shí)，令相應(yīng)觸發(fā)器的時(shí)鐘端為1(有脈沖出現(xiàn))，T端為1。根據(jù)狀態(tài)表，可得到x為1時(shí)激勵(lì)函數(shù)和輸出函數(shù)真值表：y2 y1 y00 d 0 d 1 100 d 1 1 1 100 d 0 d 1 101 1 1 1 1 100 d 0 d 1 100 d 1 1 1 100 d 0 d 1 101 1 1 1 1 11輸入脈沖x現(xiàn) 態(tài)激勵(lì)函數(shù)輸 出

13、C2 T2 C1 T1 C0 T0Z111111110 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1次 態(tài)y2(n+1)y1(n+1) y0(n+1)001010011100101110111000根據(jù)激勵(lì)函數(shù)和輸出函數(shù)真值表，并考慮到x為0時(shí)(無脈沖輸入, 電路狀態(tài)不變) ，可令各觸發(fā)器時(shí)鐘端為0，輸入端T隨意?？傻玫胶喕蟮募?lì)函數(shù)和輸出函數(shù)表達(dá)式如下： C2 = xy1y0；T2 = 1 C1 = xy0；T1 = 1 C0 = x；T0 = 1Z = xy2y1y0畫出邏輯電路圖畫出邏輯電路圖根據(jù)激勵(lì)函數(shù)和輸出函數(shù)表達(dá)式，可畫出實(shí)現(xiàn)給定要求的邏輯電路如下

14、圖所示。例：例：設(shè)計(jì)一個(gè)脈沖異步時(shí)序電路，該電路有3個(gè)輸入端x1,x2和x3，一個(gè)輸出端Z。當(dāng)且僅當(dāng)電路接收的輸入脈沖序列為x1x2x3時(shí)，輸出 Z由0變成為1，僅當(dāng)又出現(xiàn)一個(gè)x2脈沖時(shí)，輸出 Z才由1變?yōu)?。解：解：用Moore電路實(shí)現(xiàn) 建立原始狀態(tài)圖和狀態(tài)表A/0B/0D/1C/0 x1x2x3x2x2x1x3x2x3x1x1x3 由觀察法可見該表已是最簡狀態(tài)表，無需再化簡?，F(xiàn) 態(tài)y次態(tài)y(n+1)x1x2ABCD輸 出Z0001x3BBBDACAAAADD 狀態(tài)分配y2y101ADCB01現(xiàn) 態(tài)y2y1次態(tài)y2(n+1)y1(n+1) x1x200011110輸 出Z0001x30101

15、01100011000000001010二進(jìn)制狀態(tài)表 確定激勵(lì)函數(shù)和輸出函數(shù)表達(dá)式Y(jié)-y(n+1)SR0d1001d000011011x1x2x3y2y1100 01010dd0001001111000d00000S1x1x2x3y2y1100 0100d0000010011110d1011dddR1 畫出邏輯電路圖 (略)由上面的卡諾圖，可得S1x1x2x3y2R1= x1x2x3y2x1x2x3因?qū)斎朊}沖存在限制條件，可進(jìn)一步得到 S1x1y2， R1= x2y2x3 1. 概述概述 前面所述同步時(shí)序電路和脈沖異步時(shí)序電路有兩個(gè)共同的特點(diǎn)： 電路狀態(tài)的轉(zhuǎn)換是在脈沖作用下實(shí)現(xiàn)的；電路狀態(tài)的

16、轉(zhuǎn)換是在脈沖作用下實(shí)現(xiàn)的； 電路對(duì)過去輸入信號(hào)的記憶由觸發(fā)器的狀態(tài)體現(xiàn)。電路對(duì)過去輸入信號(hào)的記憶由觸發(fā)器的狀態(tài)體現(xiàn)。電電 平平 異異 步步 時(shí)時(shí) 序序 邏邏 輯輯 電電 路路事實(shí)上，對(duì)上述特點(diǎn)可進(jìn)一步理解如下： 脈沖信號(hào)只不過是電平信號(hào)的一種特殊形式。脈沖信號(hào)只不過是電平信號(hào)的一種特殊形式。 電路中的觸發(fā)器，不管是哪種類型，都是由邏輯門加電路中的觸發(fā)器，不管是哪種類型，都是由邏輯門加反饋回路構(gòu)成的。反饋回路構(gòu)成的。將上述兩個(gè)特點(diǎn)一般化，便可得到時(shí)序邏輯電路中更具一般性的另一類電路電平異步時(shí)序邏輯電路。電平異步時(shí)序邏輯電路。一、一、 電平異步時(shí)序邏輯電路的結(jié)構(gòu)特點(diǎn)電平異步時(shí)序邏輯電路的結(jié)構(gòu)特點(diǎn)

17、結(jié)構(gòu)框圖結(jié)構(gòu)框圖圖中： x1， xn：外部輸入信號(hào)； Z1，Zm：外部輸出信號(hào)； Y1，Yr：激勵(lì)狀態(tài)； y1，yr：二次狀態(tài)； t1，tr：反饋回路中 的時(shí)間延遲。 組成組成電平異步時(shí)序邏輯電路可由邏輯門加反電平異步時(shí)序邏輯電路可由邏輯門加反饋組成。饋組成。 邏輯方程邏輯方程電路可用以下邏輯方程組描述：Zi = fi(x1,xn,y1,yr) i=1,m Yj = gj(x1,xn,y1,yr)j=1,r yj(t+tj) = Yj(t) 電平異步時(shí)序邏輯電路的特點(diǎn)電平異步時(shí)序邏輯電路的特點(diǎn)電平異步時(shí)序電路具有如下特點(diǎn)： 電路輸出和狀態(tài)的改變是由輸入信號(hào)電位的變化直接電路輸出和狀態(tài)的改變是由

18、輸入信號(hào)電位的變化直接引起的，工作速度較高；引起的，工作速度較高；電路的二次狀態(tài)和激勵(lì)電路的二次狀態(tài)和激勵(lì)狀態(tài)僅僅相差一個(gè)時(shí)間延遲。狀態(tài)僅僅相差一個(gè)時(shí)間延遲。 二次狀態(tài)y是激勵(lì)狀態(tài)Y經(jīng)過延遲t后的“重現(xiàn)重現(xiàn)”。 輸入信號(hào)的一次變化可能引起二次狀態(tài)的輸入信號(hào)的一次變化可能引起二次狀態(tài)的多次變化。多次變化。 電路在狀態(tài)轉(zhuǎn)換過程中存在穩(wěn)定狀態(tài)和電路在狀態(tài)轉(zhuǎn)換過程中存在穩(wěn)定狀態(tài)和非穩(wěn)定狀態(tài)。非穩(wěn)定狀態(tài)。 穩(wěn)穩(wěn) 定定 狀狀 態(tài)：態(tài)： Y=y 非穩(wěn)定狀態(tài)非穩(wěn)定狀態(tài) ：Yy 輸入信號(hào)的約束輸入信號(hào)的約束 (1)不允許兩個(gè)或兩個(gè)以上輸入信號(hào)同時(shí)發(fā)生變化。不允許兩個(gè)或兩個(gè)以上輸入信號(hào)同時(shí)發(fā)生變化。(2)輸入信號(hào)

19、變化引起的電路響應(yīng)必須完全結(jié)束后輸入信號(hào)變化引起的電路響應(yīng)必須完全結(jié)束后,才允才允許輸入信號(hào)再次變化。換句話說，必須使電路進(jìn)入穩(wěn)定狀態(tài)許輸入信號(hào)再次變化。換句話說，必須使電路進(jìn)入穩(wěn)定狀態(tài)后，才允許輸入信號(hào)發(fā)生變化。后，才允許輸入信號(hào)發(fā)生變化。0001 10 11 （不允許）（不允許）例如，二二 . 電平異步時(shí)序邏輯電路的描述方法電平異步時(shí)序邏輯電路的描述方法 2. 流程表流程表 流程表：流程表：是一種以卡諾圖的格式反映電路輸出信號(hào)、激勵(lì)狀態(tài)與電路輸入信號(hào)、二次狀態(tài)之間關(guān)系的一種表格。1用邏輯方程描述用邏輯方程描述 電路可用以下邏輯方程組描述：Zi = fi(x1,xn,y1,yr)i=1,m

20、Yj = gj(x1,xn,y1,yr)j=1,r yj(t+tj) = Yj(t) 流程表的一般格式如下表所示。構(gòu)造流程表應(yīng)注意兩點(diǎn)：構(gòu)造流程表應(yīng)注意兩點(diǎn)： 將表中與二次狀態(tài)相同的激勵(lì)狀態(tài)加上圓圈，以表示將表中與二次狀態(tài)相同的激勵(lì)狀態(tài)加上圓圈，以表示電路處于穩(wěn)態(tài)，否則處于非穩(wěn)態(tài)。電路處于穩(wěn)態(tài)，否則處于非穩(wěn)態(tài)。 將一位輸入的各種取值按代碼相鄰的關(guān)系排列將一位輸入的各種取值按代碼相鄰的關(guān)系排列(與卡諾與卡諾圖相同圖相同)，以表示輸入信號(hào)只能在相鄰位置上發(fā)生變化。，以表示輸入信號(hào)只能在相鄰位置上發(fā)生變化。 例如，用或非門構(gòu)成的基本例如，用或非門構(gòu)成的基本R-S觸發(fā)器是一個(gè)最簡單的觸發(fā)器是一個(gè)最簡單

21、的電平異步時(shí)序邏輯電路。該電路的狀態(tài)即輸出，屬于電平異步時(shí)序邏輯電路。該電路的狀態(tài)即輸出，屬于Moore型電平異步時(shí)序邏輯電路的特例。其激勵(lì)方程為型電平異步時(shí)序邏輯電路的特例。其激勵(lì)方程為yRSY根據(jù)激勵(lì)方程和約束條件RS = 0，可作出相應(yīng)流程表如下表所示。3. 總態(tài)圖總態(tài)圖電平異步時(shí)序邏輯電路在輸入信號(hào)作用下存在穩(wěn)態(tài)和非穩(wěn)態(tài)，而且在同一輸入信號(hào)作用下，可能有一個(gè)穩(wěn)態(tài)也可能有多個(gè)穩(wěn)態(tài)，為了對(duì)電路的工作狀態(tài)和邏輯功能作出確切的說明，除了流程表和常用的時(shí)間圖外，引入了總態(tài)和總態(tài)圖的概念。 總態(tài)：指電路輸入和二次狀態(tài)的組合，記作總態(tài)：指電路輸入和二次狀態(tài)的組合，記作(x,y)。在流程表中，代表某種

22、輸入取值的一列和代表某個(gè)二次狀態(tài)的一行的交叉點(diǎn)對(duì)應(yīng)一個(gè)總態(tài)。總態(tài)圖：反映穩(wěn)定總態(tài)之間轉(zhuǎn)移關(guān)系及相應(yīng)輸出的一種總態(tài)圖：反映穩(wěn)定總態(tài)之間轉(zhuǎn)移關(guān)系及相應(yīng)輸出的一種有向圖。有向圖。一個(gè)電平異步時(shí)序邏輯電路的邏輯功能，是由該電路在輸入作用下各穩(wěn)定總態(tài)之間的轉(zhuǎn)移關(guān)系以及各時(shí)刻的輸出來體現(xiàn)的?？倯B(tài)圖能夠清晰地描述一個(gè)電路的邏輯功能。例如，R-S觸發(fā)器的流程表所對(duì)應(yīng)的總態(tài)圖如下圖所示。(00,0)/0(00,0)/0(01,1)/1(01,1)/1(10,0)/0(10,0)/0(00,1)/1(00,1)/16.2.2 6.2.2 電平異步時(shí)序邏輯電路的分析電平異步時(shí)序邏輯電路的分析一、一、 一般步驟一般步

23、驟 寫出電路的輸出寫出電路的輸出函數(shù)和激勵(lì)函數(shù)函數(shù)和激勵(lì)函數(shù)表達(dá)式表達(dá)式作出作出流程表流程表作出總態(tài)圖作出總態(tài)圖（總態(tài)響應(yīng)序（總態(tài)響應(yīng)序列）和時(shí)間圖列）和時(shí)間圖說明說明電路邏輯功電路邏輯功能能二、舉例二、舉例例例 分析下圖所示電平異步時(shí)序邏輯電路。 解解 該電路有兩個(gè)外部輸入x1、x2；兩條反饋回路，對(duì)應(yīng)的激勵(lì)狀態(tài)為Y1、Y2,二次狀態(tài)為y1、y2；一個(gè)外部輸出Z。輸出僅僅是狀態(tài)的函數(shù)，屬于Moore模型。 (1) (1) 寫出輸出函數(shù)和激勵(lì)函數(shù)表達(dá)式寫出輸出函數(shù)和激勵(lì)函數(shù)表達(dá)式1121112212212xyxY yxxyxxYyyZ根據(jù)邏輯電路圖可寫出輸出函數(shù)和激勵(lì)函數(shù)表達(dá)式如下。(2)(2

24、)作出流程表作出流程表1121112212212xyxY yxxyxxYyyZ(3)(3)作出總態(tài)圖作出總態(tài)圖當(dāng)電路收到輸入序列“001011001011”時(shí) ，才產(chǎn)生一個(gè)高電平輸出信號(hào)，其他情況下均輸出低電平。(01,01)/0 (11,01)/0(01,01)/0 (11,01)/0 ( (0000,00)/0 (10,01)/0,00)/0 (10,01)/0( (1010,10)/0 (,10)/0 (1111,11)/,11)/1 1(4)(4)說明電路功能說明電路功能 從總態(tài)圖可以看出，僅當(dāng)電路收到輸入序列“001011”時(shí) ，才產(chǎn)生一個(gè)高電平輸出信號(hào)，其他情況下均輸出低電平。因此，該電路是一個(gè)該電路是一個(gè)“001011001011