基于Stratix系列FPGA的快速并行FIR濾波器在鋼板表面缺陷圖像預處理中的應用

1、    基于Stratix系列FPGA的快速并行FIR濾波器在鋼板表面缺陷圖像預處理中的應用        雷永強 段發(fā)階 胡 亮 時間:2008年08月06日     字 體: 大 中 小        關(guān)鍵詞:        ? 摘?要： 在鋼板表面缺陷檢測中，如何解決大數(shù)據(jù)

2、處理量的問題是整個系統(tǒng)的決定性環(huán)節(jié)。應用Stratix系列FPGA的高速并行特點設計了FIR濾波器，實現(xiàn)了對海量數(shù)據(jù)的高速處理。實驗與軟件仿真表明，該設計完全達到要求。? 關(guān)鍵詞：? FPGA? FIR濾波器? 實時處理? Quartus II ? 隨著現(xiàn)代工業(yè)的高速發(fā)展以及對技術(shù)的更高要求，業(yè)界對工業(yè)原材料也提出了越來越苛刻的要求。特別是作為工業(yè)基礎(chǔ)原材料的冷軋薄板，更是受到人們的極大關(guān)注。能否提供表面質(zhì)量優(yōu)異的薄板對于最終產(chǎn)品的性能起到了非常關(guān)鍵的作用。目前國內(nèi)外在本領(lǐng)域的研究成果大致為分別利用線、面陣CCD獲取表面圖像，由后續(xù)軟件對圖像加以分析的方法來實現(xiàn)對表面質(zhì)量的檢測處理。由于要求實

3、時高速檢測，若仍然采用軟件處理的方法，對于計算機來講，顯然處理負擔是異常沉重的。近幾年來，隨著ASIC技術(shù)的迅猛發(fā)展以及IP設計的逐漸成熟，使得FPGA具有實時、高速、易修改等特點，利用FPGA對圖樣實現(xiàn)基本處理就顯得非常有實用價值。本課題就是基于如上考慮，應用嵌入式FPGA系統(tǒng)對鋼板表面缺陷進行檢測做出的一些探索性研究。? 根據(jù)設計要求：板面寬度應達到2m；橫縱向分辨率不低于0.1mm；運動速度低于1.5m/s，可簡單計算出一幀圖像應為20000個象素點，單象素點速度為1.5kHz；根據(jù)采樣定理，CCD的驅(qū)動脈沖將達到30MHz，進而可知在進行256點FIR濾波時每幀圖像的數(shù)據(jù)量將達到G的數(shù)

4、量級；加之圖像處理算法的復雜性，數(shù)據(jù)量將會非常龐大，這是PC機無法實時處理的。經(jīng)過對現(xiàn)場條件的仔細分析，可知缺陷不會是大面積的，倘若全部的數(shù)據(jù)都使用最后的高級算法處理進行分類，很明顯會浪費大量的硬件資源，造成設備成本過高。倘若在高級處理前實現(xiàn)圖像的預處理，例如去噪、平滑、濾波等，以提取圖像的基本特征，先做出初步判斷進而再由后續(xù)設備對數(shù)據(jù)進行分析和分類，無疑對減輕負擔和實現(xiàn)高效處理有很重要的意義。1 數(shù)字圖像預處理? 式中,()=-，為網(wǎng)絡傳輸相位函數(shù)? ?同時，F(xiàn)IR數(shù)字濾波器滿足如下條件：? ?h(n)=±h(N-1-n)? ?該式表明h(n)對(N-1)/2滿足偶對稱或奇對稱1。

5、? 設傳遞函數(shù)為偶對稱，且N取偶數(shù),有：? ? 若傳遞函數(shù)為奇對稱，則只需將(1)和(2)式中方括號內(nèi)“+”號改為“-”號即可。? 從上面的分析中可知，由于傳遞函數(shù)具有的對稱性，使得運算過程中乘法次數(shù)可以減半，這大大降低了對海量數(shù)據(jù)的分析負擔。? ?由標準缺陷圖樣分析，可以大致確定正常板面圖像信號所處的頻域范圍。? ? 上式中，M為階數(shù)。? 當M確定時，據(jù)(3)式可獲取濾波器各特征系數(shù)。2 算法的硬件實現(xiàn)? 由前面的分析可知，如何提高系統(tǒng)數(shù)據(jù)處理能力是解決問題的瓶頸，PC機顯然無法勝任如此復雜的處理任務，近幾年來FPGA技術(shù)發(fā)展突飛猛進并以其快速、在線可編程的優(yōu)良性能在工業(yè)在線檢測中得到了廣泛

6、應用。本系統(tǒng)出于對實際條件和后繼設備更新的考慮，采用Altera公司于2003年正式推出的Stratix系列FPGA。2.1 器件介紹? ?Stratix系列產(chǎn)品是Altera公司基于SRAM與LUT（查找表）模式，應用0.13m全銅布線工藝制造的最新FPGA。相比于以往的產(chǎn)品，Stratix系列器件的新結(jié)構(gòu)采用了DitrectDriveTM技術(shù)和快速連續(xù)的MultiTrackTMTM互聯(lián)技術(shù)可以根據(jù)走線不同長度進行優(yōu)化，改善內(nèi)部模塊之間的互聯(lián)性能。Altera公司特有的DirectDriveTM技術(shù)保證了片內(nèi)所有的函數(shù)可以直接連接使用同一布線資源。這兩種技術(shù)與QuartusII 2.0以上版

7、本軟件提供的LogicLockTM功能相結(jié)合，便于進行模塊化設計，簡化了系統(tǒng)集成。Stratix系統(tǒng)器件片內(nèi)的全局和本地時鐘資源提供了多達40個獨立的系統(tǒng)時鐘，有利于實現(xiàn)最豐富的系統(tǒng)性能；全新的布線結(jié)構(gòu)，分為三種長度的行列布線，在保證延時可預測的同時，增加了布線的靈活性;為了更好地提高系統(tǒng)數(shù)據(jù)存儲能力，Stratix系列自帶有三種可靈活配置的存儲器，其大小分別為512bit、4k bit、512kbit23。2.2 算法實現(xiàn)? 濾波器階數(shù)確定后,依據(jù)（3）式可獲取FIR系統(tǒng)參數(shù)。假定階數(shù)為16，則可計算出h0h15各參數(shù)，然后依據(jù)（1）式便可設計結(jié)構(gòu)圖，如圖1所示。從圖中看出實現(xiàn)重點為乘法器的實現(xiàn)，由于Stratix系列內(nèi)嵌有10個DSP模塊，每個模塊可同時實現(xiàn)8個運行于250MHz的并行乘法器，這就大幅度地提高了運行速度。而且其內(nèi)嵌的大容量SRAM也為同時存取大量抽頭因子帶來了方便。在算法實現(xiàn)中使用更為有效的VHDL語言，可以實現(xiàn)主函數(shù)設計以及ROM初始化程序設計。設計中使用EP1S25芯片，時鐘的頻率設置為25MHz，經(jīng)過QuartusII軟件仿真可得到如圖2所示的結(jié)果。為檢測仿真效果，特對相同單維數(shù)據(jù)，用MATLAB軟件進行相同算法處理，獲得另一組結(jié)果，將兩組數(shù)據(jù)相比對得到表1，誤差1。? ? 參考文獻1 胡廣書.數(shù)字信號處理. 北京：清華大學出版社，19972 系列器