參考講稿內置

1、Tang Dynasty（TD）軟件手冊版本號: 4.1上海安路信息科技2018.03Tang Dynasty（TD）軟件手冊安路公司發(fā)布此用戶手冊文檔僅限于基于安路 FPGA/CPLD 器件的 TD 軟件用戶，其他個人安路公司同意不得以進行，分發(fā)，再版，展示，其中的任何與形式包括但不限于：電子，機械，復印，等。安路公司不對任何人對此文檔的使用承擔任何責任。安路公司保留在任意時間更改此文檔的權利，文檔更改恕不另行通知。安路公司對于文檔中錯誤的更正以及文檔更正后的更新不承擔任何義務。安路公司在技術支持和可能提供的信息中不承擔任何責任。上海安路信息科技1Tang Dynasty（TD）軟件手冊目錄

2、1 啟動軟件7軟件要求7硬件要求7安裝與卸載 TD7啟動 TD 軟件8獲得幫助82 項目管理9創(chuàng)建新項目92.1打開項目122.2轉換工程132.3導出 tcl2.4. 16源文件管理182.52.5.1. 新建文件182.5.2 添加和移除文件192.5.3 編輯文件203 IP. 243.1 COMMON 模塊243.1.1 BUFG 模塊243.1.2 IDELAY 模塊283.1.3 IDDR 模塊313.1.4 ODDR 模塊35上海安路信息科技2Tang Dynasty（TD）軟件手冊3.2 PLL 模塊393.2.1 創(chuàng)建 PLL 模塊393.2.2 例化 PLL 模塊473.3

3、 DSP 模塊483.3.1 創(chuàng)建 DSP 模塊483.3.2 例化 DSP 模塊523.4 Divider 模塊533.4.1 創(chuàng)建 Divider 模塊533.4.2 例化 Divider 模塊563.5 BRAM 模塊573.5.1 創(chuàng)建 BRAM 模塊573.5.2 例化 BRAM 模塊703.6 FIFO 模塊713.6.1 創(chuàng)建 FIFO 模塊713.6.2 例化 FIFO 模塊753.7 DRAM 模塊763.7.1 創(chuàng)建 DRAM 模塊763.7.2 例化 DRAM 模塊793.8 SDRAM 模塊803.8.1 創(chuàng)建 SDRAM 模塊803.9 ADC 模塊823.9.1 創(chuàng)

4、建 ADC 模塊82上海安路信息科技3Tang Dynasty（TD）軟件手冊3.9.2 例化 ADC 模塊854 用戶約束864.1 物理約束864.1.1 添加 IO 約束864.1.2 界面設置 IO 約束894.2 時序約束954.2.1 添加時序約束954.2.2 界面設置時序約束975 HDL2Bit 流程1155.1 讀入文件1165.2RTL 級優(yōu)化1175.3 門級優(yōu)化1195.4 布局優(yōu)化1215.5 布線優(yōu)化1235.6 生成位流文件1255.7 Syn_ip_flow1285.8 Synthesis Keep1325.9 Timing Report 介紹1346 AL3

5、S10 器件1386.1 AL3S10 器件介紹1386.2 使用內部 SDRAM1396.3 AL3S10 軟件使用流程141上海安路信息科技4Tang Dynasty（TD）軟件手冊6.3.1 建立工程1416.3.2 特殊 IP 的使用142功能7. 1448. 148流程簡介1488.18.2 位流文件類型151模式1558.38.3.1 Dual Boot1578.3.2 Multi Boot1608.4 擴展功能1628.4.1 Create Flash File1628.4.2 Update BRAM Data1658.4.3 EF2 Encrypt1688.5 離線器1718.

6、5.1 離線器的介紹1718.5.2 離線器的使用步驟173工具集17699.19.29.39.49.5Schematic Viewer176Chip Viewer182ChipWatcher189BramEditor202ChipProbe20710 附錄21010.1 ADC 約束說明210上海安路信息科技5Tang Dynasty（TD）軟件手冊10.2 SDC 約束說明212流程21910.3 MSim添加庫21910.3.110.3.2. 221驅動安裝22710.4 USB上海安路信息科技6Tang Dynasty（TD）軟件手冊1 啟動軟件軟件要求用戶需要安裝下面的軟件以便使用此

7、指南： TD 4.1在 Linux 下 TD 運行的操作系統(tǒng)要求： Red Hat Enterprise 6.0 及以上版本在 Windows 下 TD 運行的操作系統(tǒng)要求： Windows 7 sp1 及以上版本硬件要求用戶的計算機硬件需要以下配置： 處理器：1GHz 以上 內存：500M 以上 硬盤：100M 以上剩余空間安裝與卸載 TD安裝 TD,請雙擊 TD 安裝盤中的 msi 文件，然后遵照安裝步驟完成安裝在安裝的過程中，若提醒安裝 vc_redist.exe，請根據(jù)提示進行安裝，安裝后會繼續(xù)安裝 TD 軟件，直至安裝完成。若無法安裝 vc_redist.exe，請更新 Window

8、s 補丁。卸載 TD,開始面板選擇 TD卸載上海安路信息科技7Tang Dynasty（TD）軟件手冊啟動 TD 軟件在 Windows 下 TD 運行的操作系統(tǒng)要求： Windows7 及以上版本Start All Programs TD td.exe在 Linux 下啟動 TD： 界面模式：/td_install_dir/td -gui 命令模式：/td_install_dir/td獲得幫助用戶可發(fā)郵件至獲得關于 TD 軟件和相關工具的幫助。support上海安路信息科技8Tang Dynasty（TD）軟件手冊2 項目管理2.1 創(chuàng)建新項目創(chuàng)建新項目：1. 選擇 Project New

9、Project. 此時會彈出新項目框2. 指定所創(chuàng)建項目的路徑并輸入項目名稱3. 選擇 Device Family 和 Device Name，默認為 AL3A10LG144C7。添加源文件：1. 選擇 Source Add Source.2. 選擇需要添加的 HDL 源文件，點擊打開。上海安路信息科技9Tang Dynasty（TD）軟件手冊3. 此時，在 Hierarchy 中可看到添加的所有源文件，并可通過雙擊打開源文件。創(chuàng)建源文件：1. 選擇 Source New Source.2. 源文件類型默認為 Verilog .3. 輸入 File Name.4. 確定已經(jīng)勾選 Add To

10、Project.5. 點擊 OK，完成創(chuàng)建上海安路信息科技10Tang Dynasty（TD）軟件手冊6. 輸入文件內容，選擇File Save 保存文件設置頂層模塊人工設置頂層模塊是可選項。如果沒有設置頂層模塊，TD軟件將自動分析模塊的層次結構選擇最頂層模塊。在 Hierarchy Navigation 窗口中，右鍵單擊目標模塊所在行，選擇 Set As Top，在上海安路信息科技11Tang Dynasty（TD）軟件手冊目標模塊前將會出現(xiàn)紫色的頂層模塊標記。2.2 打開項目TD 會根據(jù)項目打開的先后順序為用戶保留已打開過的項目和文件，用戶可通過File Recent Projects 和

11、File Recent Files 打開曾經(jīng)打開過的項目或文件。上海安路信息科技12Tang Dynasty（TD）軟件手冊用戶還可通過Project Open Project 選擇.al 文件來打開一個已存在的項目。2.3 轉換工程用戶可將第工具(ISE、Quartus II、Diamond)創(chuàng)建的工程導入到 TD 軟件中，在轉換過程中，僅轉換相應的 Source file、IO Constraint file、Timing Constraint file。只有當?shù)谄骷c Anlogic 器件在管腳定義兼容的情況下，才會轉換 IO Constraint file?，F(xiàn)以 Quartus II

12、工程轉換為 TD 工程為例，介紹該功能：1. Project Transfer Project上海安路信息科技13Tang Dynasty（TD）軟件手冊2. 選擇需要轉換的工程及轉換后的工程目錄，選擇“copysource”可將第工程中的源文件到目標目錄。上海安路信息科技14Tang Dynasty（TD）軟件手冊3. TD 會默認打開轉換后的工程，以下為轉換前后兩工程的對比Quartus 工程：TD 工程：上海安路信息科技15Tang Dynasty（TD）軟件手冊2.4 導出 tclTD 軟件支持使用 tcl運行 Flow，可減少用戶界面操作。單擊 Project -Export Tcl

13、 File for Flow，將會在工程目錄中生成 prj_name.tcl 文件，該文件了上一次操作 Flow 的所有命令。如，在界面有如下操作：1. 打開工程 demo.al2. 設置參數(shù) Optimize RTL rtl_sim_mON上海安路信息科技16Tang Dynasty（TD）軟件手冊3. 運行 HDL2Bit Flow4. 導出 tcldemo.tcl執(zhí)行 tcl令為：td demo.tcl。上海安路信息科技17Tang Dynasty（TD）軟件手冊2.5 源文件管理新建文件2.5.1.Source New Source1.選擇生成文件的類型：Verilog, VHDL,

14、MIF，輸入文件名稱，選擇文件路徑，2.并選擇是否添加到工程。當選擇的類型為 MIF 時，將會出現(xiàn)如下的配置界面：3.上海安路信息科技18Tang Dynasty（TD）軟件手冊輸入 MIF 文件的寬度和深度，選擇數(shù)據(jù)和地址的基數(shù)，生成的 MIF 文件如下所示：2.5.2 添加和移除文件添加文件有兩種方式：Source Add Source1.在 Hierarchy 中，單擊右鍵，選擇 Add Sources2.上海安路信息科技19Tang Dynasty（TD）軟件手冊移除文件同樣有兩種方式：1. Source Remove2. 在 Hierarchy 中，選擇某個文件并單擊右鍵，選擇 Re

15、move2.5.3 編輯文件TD Editor 對編輯文件有很多方便的功能，具體操作可通過菜單欄中的 Edit 選項進行查看。Undo，Redo 可在編輯時進行撤銷和重做；Cut，Copy，Paste，Delete 與常規(guī)的剪切，粘貼，刪除功能一致；Find 查找功能，F(xiàn)ind Previous 查找上一個，F(xiàn)ind Next 查找下一個，Replace 替換功能；Go Back 跳回當前行的首端，Go Forward 跳轉到當前行的末端；上海安路信息科技20Tang Dynasty（TD）軟件手冊Select Encoding 對字符進行編碼。下面主要介紹查找替換功能和 Advanced 中

16、涉及到的功能：1. 查找功能通過 Edit Find，或者快捷方式 Ctrl + F 進入功能，將會出現(xiàn)如下選擇框：輸入要查找的字符，選擇搜索的范圍：當前文檔、所有打開的文檔或整個工程，也可根據(jù)需求選擇匹配的方式：大小寫匹配、整詞匹配或向上向下所搜。上海安路信息科技21Tang Dynasty（TD）軟件手冊當點擊 List All 時，將會列出在搜索范圍內所查找到的所有相關字符，并且可通過雙擊跳轉至該字符所在源文件的位置。2. 替換功能通過 Edit Find，或者快捷方式 Ctrl + R 進入功能，將會出現(xiàn)如下選擇框：輸入想要查找的字符，并輸入替換的內容，同樣可以選擇搜索的范圍和匹配方式

17、，如選擇搜索范圍為“Whole Project”，并點擊“Replace All”，則會將整個工程中的所有 sys_clk 都替換為 clk。22上海安路信息科技Tang Dynasty（TD）軟件手冊3. Advanced 功能展開 Edit Advanced，可以看到有如下功能：Toggle Comment Select 對選中的代碼進行注釋，如果選中的為已經(jīng)注釋的代碼，則會解除注釋；Increase Font Size 放大字體；Decrease Font Size 縮小字體；Lowercase Selection 轉換選中的字符為小寫字符；Uppercase Selection 轉換選

18、中的字符為大寫字符；Column Mode列操作模式；Column Editor列編輯器，如下所示，可在列操作模式下，進行遞增，并可選擇輸入數(shù)據(jù)的前綴或后綴。上海安路信息科技23Tang Dynasty（TD）軟件手冊3 IP是一個創(chuàng)建 IP 核的圖形交互設計界面。用戶可以在 IP中對所選 IPIP進行配置，并自動生成相應的 IP 模塊。目前支持的 IP 模塊有 COMMON、PLL、DSP、RAM、FIFO、DRAM、SDRAM、MCU、ADC。(ELF 系列的器件僅支持 DRAM 模塊。)3.1 COMMON 模塊Common 模塊中包含了一些常用的單元：BUFG、IDELAY、IDDR、

19、ODDR。3.1.1 BUFG 模塊全局時鐘模塊，可減少全局時鐘信號的延時與偏移。注：BUFG 模塊的使用條件有所限制，在 GCLK IO 與 PLL 的輸出端口后不能添加，而在大多數(shù)情況下 TD 軟件將自動適時的為時鐘信號添加 BUFG 模塊。建議只有在軟件沒有添加的情況下才手動例化該模塊。1. 創(chuàng)建 BUFG 模塊選擇 Tools IP Generator，選擇“Create a new IP core”輸入模塊名稱并選擇路徑。此處，若是在有工程的基礎上創(chuàng)建 BUFG 模塊，存儲路徑和器件名稱將與工程保持一致。若在沒有工程的基礎上創(chuàng)建 BUFG 模塊，用戶需上海安路信息科技24Tang D

20、ynasty（TD）軟件手冊手動設置保存路徑和器件名稱。若勾選 “Simultaneously create VHDL file”, TD 將會生成相應的 VHDL 文件。在 Function 窗口中展開 Common 模塊，雙擊 BUFG 打開配置界面輸入模塊名稱，選擇相應的器件，默認為工程器件上海安路信息科技25Tang Dynasty（TD）軟件手冊點擊“OK”完成設置，生成文件如下：繼續(xù)點擊“OK”，并選擇是否添加文件至工程。上海安路信息科技26Tang Dynasty（TD）軟件手冊2. 例化 BUFG 模塊以新建工程為例介紹例化 BUFG 模塊的過程。用戶在已有工程的基礎上進行例化

21、的過程一致。新建工程，并為工程添加頂層模塊;在工程中添加上一步生成的 test_bufg.v;在頂層模塊中調用 test_bufg 模塊，并修改 inst 名稱和端口名稱，點擊保存按鈕，即完成了 BUFG 模塊的例化。點擊File Save 保存文件。上海安路信息科技27Tang Dynasty（TD）軟件手冊3.1.2 IDELAY 模塊門延時模塊，可調節(jié)信號的輸入延時。1. 創(chuàng)建 IDELAY 模塊選擇 Tools IP Generator，選擇“Create a new IP core”輸入模塊名稱并選擇路徑。此處，若是在有工程的基礎上創(chuàng)建 IDELAY 模塊，路徑和器件名稱將與工程保持

22、一致。若在沒有工程的基礎上創(chuàng)建 IDELAY 模塊，用戶需手動設置保存路徑和器件名稱。若勾選“Simultaneously create VHDL file”, TD 將會生成相應的 VHDL 文件。上海安路信息科技28Tang Dynasty（TD）軟件手冊在 Function 窗口中展開 Common 模塊，雙擊 IDELAY 打開配置界面輸入模塊名稱，選擇相應的器件，默認為工程器件，根據(jù)設計要求，設置延時參數(shù)點擊“OK”完成設置，生成文件如下：上海安路信息科技29Tang Dynasty（TD）軟件手冊繼續(xù)點擊“OK”，并選擇是否添加文件至工程。2. 例化 IDELAY 模塊以新建工程為

23、例介紹例化 IDELAY 模塊的過程。用戶也可以在已有工程的基礎上進行例化，例化過程一致。新建工程，并為工程添加頂層模塊;在工程中添加上一步生成的 test_idelay.v;在頂層模塊中調用 test_idelay 模塊，并修改 inst 名稱和端口名稱，點擊保存按鈕，即完成了 IDELAY 模塊的例化。點擊File Save 保存文件。上海安路信息科技30Tang Dynasty（TD）軟件手冊3.1.3 IDDR 模塊輸入雙沿采樣模塊，是一個的輸入寄存器，可用于對輸入信號的雙沿采樣。1. 創(chuàng)建 IDDR 模塊選擇 Tools IP Generator，選擇“Create a new IP

24、 core”輸入模塊名稱并選擇路徑。此處，若是在有工程的基礎上創(chuàng)建 IDDR 模塊，存儲路徑和器件名稱將與工程保持一致。若在沒有工程的基礎上創(chuàng)建 IDDR 模塊，用戶需手動設置保存路徑和器件名稱。若勾選“Simultaneously create VHDL file”, TD 將會生成相應的 VHDL 文件。上海安路信息科技31Tang Dynasty（TD）軟件手冊在 Function 窗口中展開 Common 模塊，雙擊 IDDR 打開配置界面輸入模塊名稱，選擇相應的器件，默認為工程器件上海安路信息科技32Tang Dynasty（TD）軟件手冊點擊“OK”完成設置，生成文件如下：繼續(xù)點擊

25、“OK”，并選擇是否添加文件至工程。上海安路信息科技33Tang Dynasty（TD）軟件手冊2. 例化 IDDR 模塊以新建工程為例介紹例化 IDDR 模塊的過程。用戶也可以在已有工程的基礎上進行例化，例化過程一致。新建工程，并為工程添加頂層模塊;在工程中添加上一步生成的 test_iddr.v;在頂層模塊中調用 test_iddr 模塊，并修改 inst 名稱和端口名稱，點擊保存按鈕，即完成了 IDDR 模塊的例化。點擊File Save 保存文件。上海安路信息科技34Tang Dynasty（TD）軟件手冊3.1.4 ODDR 模塊輸出雙沿驅動模塊，可用于對輸出信號的雙沿驅動。1. 創(chuàng)

26、建 ODDR 模塊選擇 Tools IP Generator，選擇“Create a new IP core”輸入模塊名稱并選擇路徑。此處，若是在有工程的基礎上創(chuàng)建ODDR 模塊，路徑和器件名稱將與工程保持一致。若在沒有工程的基礎上創(chuàng)建 ODDR 模塊，用戶需手動設置保存路徑和器件名稱。若勾選“Simultaneously create VHDL file”, TD 將會生成相應的 VHDL 文件。上海安路信息科技35Tang Dynasty（TD）軟件手冊在Function 窗口中展開 Common 模塊，雙擊 ODDR 打開配置界面輸入模塊名稱，選擇相應的器件，默認為工程器件上海安路信息科

27、技36Tang Dynasty（TD）軟件手冊點擊“OK”完成設置，生成文件如下：繼續(xù)點擊“OK”，并選擇是否添加文件至工程。上海安路信息科技37Tang Dynasty（TD）軟件手冊2. 例化 ODDR 模塊以新建工程為例介紹例化 ODDR 模塊的過程。用戶也可以在已有工程的基礎上進行例化，例化過程一致。新建工程，并為工程添加頂層模塊;在工程中添加上一步生成的 test_oddr.v;在頂層模塊中調用 test_oddr 模塊，并修改 inst 名稱和端口名稱，點擊保存按鈕，即完成了 ODDR 模塊的例化。點擊File Save 保存文件。上海安路信息科技38Tang Dynasty（TD

28、）軟件手冊3.2 PLL 模塊本手冊以 EAGLE 系列介紹 PLL 模塊。EAGLE 系列 FPGA 最多內嵌有 4 個多功能鎖相環(huán)（PLL0PLL3），可實現(xiàn)高性能時鐘管理功能。每個 PLL 都能實現(xiàn)時鐘分頻/倍頻、輸入和反饋時鐘對準、多相位時鐘輸出功能。PLL 參考時鐘輸入有：時鐘網(wǎng)絡輸出、互連輸出和內部振蕩器輸出。PLL 反饋時鐘輸入有：時鐘網(wǎng)絡輸出、內部寄存器時鐘節(jié)點、互連輸出、PLL 內部反饋時鐘以及相移時鐘 C0C4。PLL 有輸出驅動的時鐘輸出管腳。3.2.1 創(chuàng)建 PLL 模塊1. 選擇 Tools IP Generator，選擇“Create a new IP core”2

29、. 輸入模塊名稱并選擇路徑。此處，若是在有工程的基礎上創(chuàng)建 PLL 模塊，路徑和器件名稱將與工程保持一致。若在沒有工程的基礎上創(chuàng)建 PLL 模塊，用戶需手動設置保存路徑和器件名稱。若勾選 “Simultaneously create VHDLfile”, TD 將會生成相應的 VHDL 文件。上海安路信息科技39Tang Dynasty（TD）軟件手冊3. 在Function 窗口中展開 Phase Locked Loop，雙擊 PLL 打開配置界面。上海安路信息科技40Tang Dynasty（TD）軟件手冊4. 設置 PLL 的相關參數(shù)1) PLL 模式設置PLL 支持 4 種反饋模式，每

30、種模式都支持時鐘分頻/倍頻和相移。a) 普通模式（Normal）普通模式中，PLL 會補償 GCLK 網(wǎng)絡延遲，保證內部寄存器輸入時鐘相位和時鐘管腳相位一致。b) 源同步模式（Source-Synchronous）源同步模式通過動態(tài)相移功能，調節(jié)時鐘相位保證數(shù)據(jù)端口到 IOB 輸入寄存器的延遲和時鐘輸入端口到 IOB 寄存器的延遲相等（數(shù)據(jù)和時鐘輸入端口模式相同情況下）。c) 無補償模式（No Compensation）在無補償模式，PLL 不對時鐘網(wǎng)絡延遲進行補償，PLL 采用內部自反饋，這會上海安路信息科技41Tang Dynasty（TD）軟件手冊提高 PLL 的抖動特性。d) 零延遲緩

31、沖模式（Zeray Buffer）零延遲緩沖模式，時鐘輸出管腳相位和 PLL 參考時鐘輸入管腳相位對齊。PLL 參數(shù)特性如下表所示：ParameterFeature輸入時鐘頻率范圍10400 MHz輸出時鐘頻率范圍4400 MHzVCO 頻率范圍3001200 MHz輸出端口數(shù)5 （各端口相位可選）參考時鐘分頻系數(shù)（M）1128反饋時鐘分頻系數(shù)（N）1128輸出時鐘分頻系數(shù)（C0C4）1128相移分辨率45輸出端口可選相位偏移量（度）0,45,90,135,180,225,170,315用戶動態(tài)相移支持（+/-每45 度相移）鎖定狀態(tài)輸出Lock時鐘輸出管腳支持當選擇“Add derive_p

32、ll_clocks”時，在編譯工程時會自動在所有用到的PLLclkcx端口生成時鐘約束，生成時鐘的頻率、相位都將嚴格按照 PLL 內部的參數(shù)設定。而選擇“Generate Basic Clocks”將會在對應的 PLL refclk 上定義 FIN頻率的基準時鐘，否則將自動搜索 refclk pin 以及所連 net 上定義的時鐘，沒找到則報錯。上海安路信息科技42Tang Dynasty（TD）軟件手冊2）Bandwidth 的設置可分別設置 Bandwidth 的值為 Low、Medium、High，默認值為 Medium。點擊“ShowDetails”可查看該帶寬下，PLL 各性能參數(shù)的

33、值。3）輸出時鐘的設置每個 PLL 皆有 5 個輸出時鐘 C0C4，可根據(jù)需求選擇輸出時鐘的數(shù)量并配置輸出時鐘的頻率及相位偏移量。設置輸出頻率時，可在 Clock frequency 界面直接設置輸出頻率，也可根據(jù)輸入頻率，在 Parameters setting 界面設置分頻系數(shù)。點擊“Show Details”可在右下角查看該輸出的各項性能參數(shù)值。上海安路信息科技43Tang Dynasty（TD）軟件手冊上海安路信息科技44Tang Dynasty（TD）軟件手冊4）最后確認各項參數(shù)是否正確，點擊“Finish”完成 PLL 的配置。TD 將給出生成文件的路徑，點擊“OK”后，可根據(jù)提示

34、選擇是否將生成的文5.件添加至工程中?？赏ㄟ^選擇 Tools IP Generator，選擇“Edit an existing IP core”來打開一6.個已存在的 IP。上海安路信息科技45Tang Dynasty（TD）軟件手冊上海安路信息科技46Tang Dynasty（TD）軟件手冊3.2.2 例化 PLL 模塊以新建工程為例介紹例化 PLL 模塊的過程。用戶也可以在已有工程的基礎上進行例化，例化過程一致。1.新建工程，并為工程添加頂層模塊。2.在工程中添加上一步生成的 demo_pll.v3.在頂層模塊中調用 demo_pll 模塊，并修改 inst 名稱和端口名稱，點擊保存按鈕，

35、即完成了 PLL 模塊的例化。點擊File Save 保存文件上海安路信息科技47Tang Dynasty（TD）軟件手冊3.3 DSP 模塊在 AL3 系列器件中，乘法器可以配置成一個帶輸入輸出寄存器的 1818 乘法器，或者配置成兩個 99 乘法器。3.3.1 創(chuàng)建 DSP 模塊1. 選擇 Tools IP Generator，選擇“Create a new IP core”2. 輸入模塊名稱并選擇路徑。此處，若是在有工程的基礎上創(chuàng)建 DSP 模塊，路徑和器件名稱將與工程保持一致。若在沒有工程的基礎上創(chuàng)建 DSP 模塊，用戶需手動設置保存路徑和器件名稱。若勾選“Simultaneously

36、 create VHDL file”, TD 將會生成相應的 VHDL 文件。上海安路信息科技48Tang Dynasty（TD）軟件手冊3. 在 Function 窗口中展開 ArithmeticDigital Signal Processor，雙擊 DSP 打開配置界面4. 填寫“Component Name”并設置相應參數(shù)上海安路信息科技49Tang Dynasty（TD）軟件手冊IP Generator 中用戶可自定義乘法運算的實現(xiàn)方式，并提供三個參數(shù)供用戶選擇。其中，DSP 表示強制使用硬件 DSP 來實現(xiàn)乘法運算，若 DSP 不夠則報錯，硬件 DSP 實現(xiàn)的速度要快于使用邏輯門；

37、GATE 表示只使用邏輯門來實現(xiàn)乘法運算；AUTO 表示優(yōu)先使用 DSP，若 DSP 不夠，則使用邏輯門實現(xiàn)乘法運算。默認參數(shù)為：AUTO。AL3 系列器件的乘法器均由以下幾個單元組成：輸入寄存器、乘法器核和輸出寄存器。輸入寄存器根據(jù)乘法器的操作模式，可以將每個乘法器輸入信號連接到輸入寄存器，或直接以9bit 或 18bit 的形式連接到內部乘法器?？梢苑謩e設置乘法器的每個輸入是否使用輸入寄存器。下面的信號可用于乘法器中的每一個輸入寄存器： 時鐘 (clk) 時鐘使能 (cea / ceb) 同步/異步清零 (rstan / rstbn : n 表示低電平有效 )。同一個乘法器中的所有輸入與輸

38、出寄存器均由同一時鐘信號驅動，時鐘使能信號以及異步清零信號驅動可以配置。乘法器核乘法器模塊的乘法器既支持 99 或 1818 乘法器，也可實現(xiàn)這些配置位寬之間的其它乘法器。根據(jù)乘法器的數(shù)據(jù)寬度或者操作模式，單一乘法器能夠同時執(zhí)行一個或者兩個乘法運算。乘法器的兩個操作數(shù)可通過 signed / unsigned 選項來為有符號/ 無符號數(shù)，以此來確定乘法器的類型。上海安路信息科技50Tang Dynasty（TD）軟件手冊 輸出寄存器根據(jù)乘法器的操作模式，可以用18bit 或 36bit 的形式來使用輸出寄存器對乘法器的輸出進行寄存。下面的信號可用于乘法器中的每一個輸出寄存器： 時鐘 (clk)

39、 時鐘使能 (cepd) 同步/異步清零 (rstpdn : n 表示低電平有效)同一個乘法器中的所有輸入與輸出寄存器均由同一時鐘信號驅動，時鐘使能信號以及異步清零信號驅動可以配置。5. 點擊“OK”完成 DSP 的設置，TD 將給出生成文件的路徑?？赏ㄟ^選擇 Tools IP Generator，選擇“Edit an existing IP core”來打開一個已存在的 IP。上海安路信息科技51Tang Dynasty（TD）軟件手冊3.3.2 例化 DSP 模塊本手冊以新建工程為例介紹例化 DSP 模塊的過程。用戶也可以在已有工程的基礎上進行例化，例化過程一致。1. 新建工程，并為工程添

40、加頂層模塊。2. 在工程中添加上一步生成的 demo_dsp.v3. 在頂層模塊中調用demo_dsp 模塊，并修改 inst 名稱和端口名稱，點擊保存按鈕，即完成了 DSP 模塊的例化。上海安路信息科技52Tang Dynasty（TD）軟件手冊3.4 Divider 模塊TD 軟件實現(xiàn)了基于時鐘驅動的除法器。3.4.1 創(chuàng)建 Divider 模塊1.選擇 Tools IP Generator，選擇“Create a new IP core”。2.輸入模塊名稱并選擇路徑。此處，若是在有工程的基礎上創(chuàng)建Divider 模塊，路徑和器件名稱將與工程保持一致。若在沒有工程的基礎上創(chuàng)建Divider

41、 模塊，用戶需手動設置保存路徑和器件名稱。若勾選“Simultaneouslycreate VHDL file”, TD 將會生成相應的 VHDL 文件。上海安路信息科技53Tang Dynasty（TD）軟件手冊3.在 Function 窗口中展開 ArithmeticDivider，雙擊 Divider 打開配置界面。4.填寫 Component Name 及相應的操作數(shù)。其中，Numer Width 為被除數(shù)的位寬，同時也作為商的位寬；1)Denom Width 為除數(shù)的位寬，同時也作為余數(shù)的位寬 ；2)clk 為驅動計算使用的時鐘 ；3)rst 為復位信號。當 rst 為 1 時，內部

42、寄存器和輸出（quotient，remain）會置 0，4)而 done 會置 1；start 為計算的啟動信號。當 start 設置為 1 時，會將輸入數(shù)據(jù)緩存到內部寄存5)上海安路信息科技54Tang Dynasty（TD）軟件手冊器中；而當 start 由 1 變成 0 后，計算過程才真正開始；numer 為被除數(shù)。雖然 start 為 0 時，改變 numer 的值，影響計算（原來6)的值已經(jīng)在 start 為 1 的 clock 上升沿緩存到內部寄存器）。但是，為了防止波形顯示時產(chǎn)生誤解，請在 done 為 1（或者等待計算過程所需要的 clock 周期數(shù)）后，才會其提供下一個計算的

43、輸入；denom 為除數(shù)。注意事項同numer；7)quotient 為商。只有當 done為 1 時，quotient 的值才是計算出的最終結果；8)remain 為余數(shù)。只有當 done 為 1 時，remain 的值才是計算出的最終結果；9)done 為計算完成的信號。當done 設置為 1 時，表示計算已完成。為保證輸出10)結果的正確性，需要在 done信號為 1，才使用輸出值 quotient 和 remain；同時也需要在 done 信號為 1 后，才提供下一組輸入值。波形如下所示：numer = 170，denom = 3，當 start 由 1 變?yōu)?0 時，開始計算，直到

44、done = 1 時，得出 quotient = 56，remain = 2。5.點擊“OK”完成 Divider 的設置，TD 將給出生成文件的路徑?？赏ㄟ^選擇 Tools IP Generator，選擇“Edit an existing IP core”來打開一個已存在的 IP。上海安路信息科技55Tang Dynasty（TD）軟件手冊3.4.2 例化 Divider 模塊本手冊以新建工程為例介紹例化 Divider 模塊的過程。用戶也可以在已有工程的基礎上進行例化，例化過程一致。1. 新建工程，并為工程添加頂層模塊。2. 在工程中添加上一步生成的 demo_divider.v3. 在頂

45、層模塊中調用 demo_divider 模塊，并修改 inst 名稱和端口名稱，點擊保存按鈕，即完成了 Divider 模塊的例化。上海安路信息科技56Tang Dynasty（TD）軟件手冊3.5 BRAM 模塊AL3 系列器件支持器模塊（Embedded Memory Block）。AL3-10 中包括兩類 EMB：EMB9K 和 EMB32K。EMB9K 每塊容量 9Kbits，多個 EMB9K 模塊排成一列，按列分布在可編程功能塊(Programmable Function Block, PFB)的陣列中。EMB32K 每塊容量 32Kbits，分布在 IO空隙中。3.5.1 創(chuàng)建 B

46、RAM 模塊3. 選擇 Tools IP Generator，選擇“Create a new IP core”4. 輸入模塊名稱并選擇路徑。此處，若是在有工程的基礎上創(chuàng)建 BRAM 模塊，路徑和器件名稱將與工程保持一致。若在沒有工程的基礎上創(chuàng)建 BRAM 模塊，用戶需手動設置保存路徑和器件名稱。若勾選 “Simultaneously create VHDLfile”, TD 將會生成相應的 VHDL 文件。上海安路信息科技57Tang Dynasty（TD）軟件手冊5. 在 Function 窗口中展開 Block Memory，雙擊 RAM 打開配置界面6. 填寫“Component Nam

47、e”并設置相應參數(shù)上海安路信息科技58Tang Dynasty（TD）軟件手冊本手冊以 EMB9K 為例介紹 AL3 系列器件 BRAM 模塊的使用。EMB9K 可實現(xiàn)： 單口 RAM (Single Port RAM) 雙口 RAM (Dual Port RAM) 簡單雙口 RAM（Simple Dual RAM, 也稱為偽雙口）EMB9K 模塊支持的功能特色有：9216 （9K）bits / 每塊A/B 口時鐘可單獨配置 A/B 口數(shù)據(jù)位寬，真雙口從 x1 到x9，支持x18 簡單雙口（一寫一讀）9 或 18 位寫操作時帶有字節(jié)使能（Byte Enable）輸出鎖存器可選擇（支持 1 級流

48、水線）支持 RAM 模式下數(shù)據(jù)初始化（通過初始化文件在配置過程中對 EMB9K 進行數(shù)據(jù)初始化）支持多種寫操作模式?？蛇x擇只寫（No Change），先讀后寫（Read First），先寫后讀（Write First）三種模式支持 Byte Enable 功能。若勾選“Debug Enable”前面的復選框，TD 會默認 EMB 的模式為 Single Port RAM,在這種情況下，端口 B 將被占用，端口 A 的數(shù)據(jù)可進行回讀，方便用戶通過 BramEditor進行 Debug。其中，EMB9k 以面積優(yōu)化為主，EMB9k(fast)以時序優(yōu)化為主。Byte Enable 是指BRAM 的

49、輸入數(shù)據(jù)port 位寬為多個byte 時，在讀數(shù)據(jù)時用一組byteenable 信號來分別每個 byte 寫入與否。在界面上可選擇 Byte Write Enable 的值上海安路信息科技59Tang Dynasty（TD）軟件手冊為 None 或 8 或 9。當 byte-write 為 None 時，表示不啟動 byte enable 功能；當 byte-write為 8 時，A 口與 B 口（若有 B 口）的數(shù)據(jù)寬度必須為 8 的整數(shù)倍，倍數(shù)的值被用作wea 與 web 的寬度；當 byte-write 為 9 時，A 口與 B 口（若有 B 口）的數(shù)據(jù)寬度必須為 9 的倍數(shù)，倍數(shù)被用作

50、 wea 與 web 的寬度。當啟動 byte enable 功能時，不建議使用 BRAM32K，是當 BRAM 的深度比較小時，會浪費很多內存。7. 添加初始化文件TD 的初始化文件支持用戶用第mif(memory initialization file)格式描述，或者用空間初始化 dat 格式來描述。verilogmif 格式描述如下：mif 格式的初始化文件包含每一個初始化地址和數(shù)據(jù)，并且必須定義內存數(shù)據(jù)的深度和寬度。用戶可以將數(shù)據(jù)和地址格式定義為二進制 BIN 、 十六進制 HEX 、 八進制 OCT 、 無符號十進制 UNS 等。數(shù)據(jù)的值必須和數(shù)據(jù)格式相匹配。dat 格式描述如下：內存數(shù)據(jù)可以在一個以十六進制為地