CMOS閂鎖效應(yīng)及其預(yù)防

1、CMOS閂鎖效應(yīng)及其預(yù)防n 在 CMOS 電路中 PMOS 和 NMOS 經(jīng)常作互補(bǔ)晶體管使用，它們相距很近，可以形成寄生可控硅結(jié)構(gòu)，一旦滿足觸發(fā)條件，將使電路進(jìn)入低壓大電流的狀態(tài)，這就是閂鎖效應(yīng)。 造成電路功能的混亂，使電路損壞。產(chǎn)生閂鎖效應(yīng)的條件 n  1 環(huán)路電流增益大于 1，即npn*pnp >= 1 ； n  2 兩個(gè)BJT發(fā)射結(jié)均處于正偏； n  3 電源提供的最大電流大于PNPN器件導(dǎo)通所需維持電流IH。 N阱CMOS工藝中的典型PNPN可控硅結(jié)構(gòu)及其等效電路  潛在的發(fā)射極(結(jié))： n 綠色標(biāo)出區(qū)域是潛在的發(fā)射極(結(jié))，當(dāng)這些MOS

2、FET作為I/O器件時(shí)，由于信號(hào)的大于VDD的overshoot，可能使PMOS的源/襯結(jié)、漏/襯結(jié)和溝道中感應(yīng)的縱向PN結(jié)(這些都是縱向寄生PNP BJT的發(fā)射結(jié))正偏而發(fā)射空穴到N阱中，接著在N阱和襯底的PN 結(jié)內(nèi)建電場(chǎng)的驅(qū)動(dòng)下，漂移進(jìn)入P襯底，最終可能被橫向寄生 NPN BJT吸收而形成強(qiáng)耦合進(jìn)入latch狀態(tài)；同理，由于信號(hào)的小于GND的undershoot，可能使NMOS的源/襯結(jié)、漏/襯結(jié)和溝道中感應(yīng)的縱向PN結(jié)(這些都是橫向寄生 NPN BJT 的發(fā)射結(jié))正偏而發(fā)射電子到P襯底中， 接著在N阱和襯底的PN結(jié)內(nèi)建電場(chǎng)的驅(qū)動(dòng)下，漂移進(jìn)入N阱，最終可能被縱向寄生PNP BJT吸收而形成

3、強(qiáng)耦合進(jìn)入latch狀態(tài)。 n 另外還有兩種情形可能向襯底或N阱注入少數(shù)載流子，一，熱載流子效應(yīng)；二，ESD 保護(hù)，前者可采用加大溝道長(zhǎng)度的方法解決，后者可采用在版圖中追加少數(shù)載流子保護(hù)環(huán)的方法來(lái)解決。預(yù)防措施 - 一、工藝技術(shù)預(yù)防措施    為了有效地降低npn和pnp，提高抗自鎖的能力，要注意擴(kuò)散濃度的控制。對(duì)于橫向寄生PNP管，保護(hù)環(huán)是其基區(qū)的一部分，施以重?fù)诫s可降低其pnp ；對(duì)于縱向寄生NPN管，工藝上降低其npn有效的辦法是采用深阱擴(kuò)散，來(lái)增加基區(qū)寬度。此外，為了降低Rw，可采用倒轉(zhuǎn)阱結(jié)構(gòu)，即阱的縱向雜質(zhì)分布與一般擴(kuò)散法相反，高濃度區(qū)在阱底；為了降低Rs，可采用

4、N+_si上外延N-作為襯底，實(shí)驗(yàn)證明用此襯底制作的CMOS電路具有很高的抗自鎖能力。如果采用下圖所示的外延埋層CMOS電路(EBL CMOS IC)，由于襯底材料濃度很高，使寄生PNP管的橫向電阻Rs下降；又因?yàn)橼逑录尤隤+埋層，使阱的橫向電阻Rw和npn大大下降，從而大大提高電路的抗自鎖能力。  二、版圖布局設(shè)計(jì)預(yù)防措施 1吸收載流子，進(jìn)行電流分流，避免寄生雙極晶體管的發(fā)射結(jié)被正偏。 1.1 “少數(shù)載流子保護(hù)環(huán)”： 即偽收集極，收集發(fā)射極注入襯底的少數(shù)載流子。形式有： a.位于P襯底上圍繞NMOS的被接到VDD的N+環(huán)形擴(kuò)散區(qū)； b.或位于P襯底上圍繞NMOS的被接到V

5、DD的環(huán)形N阱。 1吸收載流子，進(jìn)行電流分流，避免寄生雙極晶體管的發(fā)射結(jié) 被正偏。 1.2 “襯底接觸環(huán)”： 形式： 若采用普通 CMOS 工藝，它是位于芯片或某個(gè)模塊四周的被 接到地電平的 P+環(huán)形擴(kuò)散區(qū)； 若采用外延 COMS 工藝，除了以上說(shuō)明的以外，還包括晶圓 背面被接到地電平的 P+擴(kuò)散區(qū)。 作用： 收集 P 襯底中的空穴，進(jìn)行電流分流，減小 P襯底中潛在的 橫向寄生 NPN BJT 發(fā)射結(jié)被正偏的幾率。 2減小局部 P襯底（或N阱襯底）的電阻Rn和Rp，使Rn和 Rp上的電壓降減小，避免寄生雙極晶體管的發(fā)射結(jié)被正偏。 2.1 “多數(shù)載流子保護(hù)環(huán)”： 形式： 位于P襯底上圍

6、繞NMOS最外圍被接到地的P+環(huán)形擴(kuò)散區(qū)； 位于N阱中圍繞PMOS最外圍的被接到VDD的N+環(huán)形擴(kuò)散區(qū)。 【注：為節(jié)省面積，多數(shù)載流子保護(hù)環(huán)常合并到襯底偏置環(huán)】 作用： P襯底上圍繞NMOS最外圍的P+多數(shù)載流子保護(hù)環(huán)用來(lái)吸收 外來(lái)的（比如來(lái)自 N 阱內(nèi)的潛在發(fā)射結(jié)）空穴； N 阱中圍繞PMOS 最外圍的N+多數(shù)載流子保護(hù)環(huán)用來(lái)吸收 外來(lái)的（比如來(lái)自N阱外的潛在發(fā)射結(jié)）電子。 3減小局部 P襯底（或N阱襯底）的電阻Rn和Rp，使Rn和Rp上的電壓降減小，避免寄生雙極晶體管的發(fā)射結(jié)被正偏。 3.1 “多數(shù)載流子保護(hù)環(huán)”： 2減小局部 P襯底（或N阱襯底）的電阻Rn和Rp，使Rn和 Rp上的電壓降

7、減小，避免寄生雙極晶體管的發(fā)射結(jié)被正偏。 2.2 “多條阱接觸”： 形式： 一般用 N 阱內(nèi)多數(shù)載流子保護(hù)環(huán)代替，而為了節(jié)省面積，多 數(shù)載流子保護(hù)環(huán)又常常合并到襯底偏置環(huán)，所以多條阱接觸 實(shí)際上常常由襯底偏置環(huán)來(lái)代替。 作用： 減小N阱內(nèi)不同位置之間的電壓降，減小N阱內(nèi)潛在的縱向寄 生PNP BJT發(fā)射結(jié)被正偏的幾率。 2.3 增加與電源線和地線的接觸孔，加寬電源線和地線，以 減小電壓降。 3提高 PNPN 可控硅結(jié)構(gòu)的維持電流。 “緊鄰源極接觸”： 形式： （假定 MOSFET 源襯相連） 用金屬層把 NMOS 的源極和緊鄰的 P 襯底偏置環(huán)相連； 用金屬層把 PMOS 的源極和緊

8、鄰的 N 阱襯底偏置環(huán)相連。 作用： 提高 PNPN 可控硅結(jié)構(gòu)的維持電流和維持電壓，減小 PNPN 可控硅結(jié)構(gòu)被觸發(fā)的幾率。 4減小橫向寄生雙極管的電流增益。 增大 NMOSFET 的源、漏極與含有縱向寄生 PNP BJT的 N 阱之間的距離，加大橫向寄生 NPN BJT 的基區(qū)寬度，從而 減小npn。該措施的缺點(diǎn)是要增大版圖面積。 5任何潛在發(fā)射極（結(jié)）的邊緣都需要追加少數(shù)載流子保護(hù) 環(huán)，以提前吸收注入襯底的少數(shù)載流子。 比如：ESD保護(hù)二極管和I/O器件的周?chē)夹枰季稚贁?shù)載流 子保護(hù)環(huán)。 在某些場(chǎng)合，為避免電磁干擾（尤其是變化磁場(chǎng)的干擾）， 這些保護(hù)環(huán)需要留有必要的開(kāi)口，不可

9、閉合。 為了節(jié)省面積，這些保護(hù)環(huán)不一定要閉合，只要達(dá)到有效吸 收相關(guān)載流子的目的即可。 6根據(jù)實(shí)際需要，這些措施可以有選擇地使用。       N阱CMOS工藝閂鎖效應(yīng)版圖布局設(shè)計(jì)預(yù)防措施俯視示意圖 Latch up 的定義Latch up 最易產(chǎn)生在易受外部干擾的I/O電路處, 也偶爾發(fā)生在內(nèi)部電路Latch up 是指cmos晶片中, 在電源power VDD和地線GND(VSS)之間由于寄生的PNP和NPN雙極性BJT相互影響而產(chǎn)生的一低阻抗通路, 它的存在會(huì)使VDD和GND之間產(chǎn)生大電流隨著IC制造工藝的發(fā)展, 封裝密度和集成

10、度越來(lái)越高,產(chǎn)生Latch up的可能性會(huì)越來(lái)越大 Latch up 產(chǎn)生的過(guò)度電流量可能會(huì)使芯片產(chǎn)生永久性的破壞, Latch up 的防范是IC Layout 的最重要措施之一Latch up 的原理分析 Q1為一垂直式PNP BJT, 基極(base)是nwell, 基極到集電極(collector)的增益可達(dá)數(shù)百倍；Q2是一側(cè)面式的NPN BJT，基極為P substrate，到集電極的增益可達(dá)數(shù)十倍；Rwell是nwell的寄生電阻；Rsub是substrate電阻。  以上四元件構(gòu)成可控硅（SCR）電路，當(dāng)無(wú)外界干擾未引起觸發(fā)時(shí)，兩個(gè)BJT處于截止?fàn)顟B(tài)，集電極電

11、流是C-B的反向漏電流構(gòu)成，電流增益非常小，此時(shí)Latch up不會(huì)產(chǎn)生。當(dāng)其中一個(gè)BJT的集電極電流受外部干擾突然增加到一定值時(shí)，會(huì)反饋至另一個(gè)BJT，從而使兩個(gè)BJT因觸發(fā)而導(dǎo)通，VDD至GND（VSS）間形成低抗通路，Latch up由此而產(chǎn)生。 產(chǎn)生Latch up 的具體原因  芯片一開(kāi)始工作時(shí)VDD變化導(dǎo)致nwell和P substrate間寄生電容中產(chǎn)生足夠的電流，當(dāng)VDD變化率大到一定地步，將會(huì)引起Latch up。 當(dāng)I/O的信號(hào)變化超出VDD-GND（VSS）的范圍時(shí)，有大電流在芯片中產(chǎn)生，也會(huì)導(dǎo)致SCR的觸發(fā)。 ESD靜電加壓，可能會(huì)從保護(hù)電路中引入少

12、量帶電載子到well或substrate中，也會(huì)引起SCR的觸發(fā)。 當(dāng)很多的驅(qū)動(dòng)器同時(shí)動(dòng)作，負(fù)載過(guò)大使power和gnd突然變化，也有可能打開(kāi)SCR的一個(gè)BJT。 Well 側(cè)面漏電流過(guò)大。 防止Latch up 的方法  在基體（substrate)上改變金屬的摻雜，降低BJT的增益 避免source和drain的正向偏壓 增加一個(gè)輕摻雜的layer在重?fù)诫s的基體上，阻止側(cè)面電流從垂直BJT到低阻基體上的通路 使用Guard ring: P+ ring環(huán)繞nmos并接GND；N+ ring環(huán)繞pmos 并接VDD，一方面可以降低Rwell和Rsub的阻值，另一方面可阻止栽子到達(dá)BJT的基極。如果可能，可再增加兩圈ring。 Substrate contact和well contact應(yīng)盡量靠近source,以降低Rwell和Rsub的阻值。 使nmos盡量靠近GND，pmos盡量靠近VDD,保持足夠的距離在pmos 和nmos之