數(shù)字集成電路設(shè)計(jì)

1、姓名： PC機(jī)編號(hào)： 指導(dǎo)教師： 大 連 理 工 大 學(xué)集成電路課程設(shè)計(jì)Integrated Circuit Design EDA報(bào) 告姓名： 學(xué)號(hào)： 班級(jí)： 專業(yè)： PC編號(hào)： _目 錄1 集成電路設(shè)計(jì)EDA軟件入門22 全定制設(shè)計(jì)CMOS反相器43 版圖提取原理圖144 時(shí)鐘發(fā)生器電路修改225 MUX4_1電路修改25_1 集成電路設(shè)計(jì)EDA軟件入門1.1 設(shè)計(jì)平臺(tái)（1） 硬件資源：服務(wù)器采用Dell SC440型計(jì)算機(jī)，PD3.0處理器，2G內(nèi)存；PC終端采用Dell320型計(jì)算機(jī)，PD3.0處理器，1G內(nèi)存。（2） 軟件資源：MentorGraphics公司的系列IC設(shè)計(jì)軟件。本課程

2、涉及的軟件介紹如下。ICstudio：集成電路設(shè)計(jì)環(huán)境，實(shí)現(xiàn)前端邏輯和后端版圖之間的無(wú)縫交互設(shè)計(jì)；Design-Architect IC：原理圖設(shè)計(jì)工具，實(shí)現(xiàn)原理圖、符號(hào)圖編輯及仿真環(huán)境設(shè)置；Eldo：高精度Spice晶體管級(jí)仿真器；EZwave：波形觀察和處理工具；IC Station：版圖編輯工具；Calibre DRC：設(shè)計(jì)規(guī)則檢查（DRC）工具；Calibre LVS：版圖與原理圖對(duì)照（LVS）工具；Calibre xRC：全芯片寄生參數(shù)提取工具。1.2 進(jìn)入Linux系統(tǒng)步驟（1） 開機(jī)，用上下鍵選擇到Linux系統(tǒng)欄目，按enter鍵進(jìn)入Linux5；（2） 登錄操作系統(tǒng)（用戶名u

3、ser111，無(wú)密碼）；（3） 打開桌面的“我的電腦”，熟悉Linux操作系統(tǒng)下的文件管理系統(tǒng)；（4） 打開桌面的“系統(tǒng)終端”，掌握常用命令字；常用命令字：pwd（顯示當(dāng)前路徑)，cd（改變當(dāng)前路徑到指定位置），ls（列出當(dāng)前路徑下的文件和文件夾），source（讀取并執(zhí)行指定文件中的命令）。1.3 啟動(dòng)IC設(shè)計(jì)軟件步驟（1）打開終端，輸入“cd /home/user111”。（2）輸入“source nfs.setup”從服務(wù)器下載mentor軟件副本，該副本在用戶注銷/關(guān)機(jī)后自動(dòng)清除。（3）輸入“cd /home/EDA/mentor_setup”。（4）輸入“source all.set

4、up”向服務(wù)器申請(qǐng)license。（5）輸入“/home/user111/mentor_work/201081391”，進(jìn)入自己的目錄（6）輸入“icstudio”，打開軟件。1.4 軟件使用入門操作步驟（注：僅需文字說(shuō)明）（1） 創(chuàng)建一個(gè)工程：在ICstudio中，F(xiàn)ile>New>Project；（2） 在彈出對(duì)話框中給工程命名，定義工作路徑。（3） 點(diǎn)擊Open Location Map Editor添加相應(yīng)的庫(kù)文件（4） 點(diǎn)擊Open Settings Editor添加相應(yīng)的工程文件，包括DRC，LVS，PEX等規(guī)則文件。（5） 創(chuàng)建一個(gè)電路圖單元File > New

5、 > View>schematic （6） 生成符號(hào)Tools > Generate Symbol （7） 創(chuàng)建測(cè)試平臺(tái)File > New > View >schematic（8） Set Up and run Simulation進(jìn)入仿真模式，進(jìn)行相應(yīng)設(shè)置并仿真（9） Viewing Waveforms（10） 創(chuàng)建版圖 File > New>layout（11） DRC設(shè)計(jì)規(guī)則驗(yàn)證（12） LVS 電路與版圖一致性驗(yàn)證（13） PEX 寄生參數(shù)提取，并后仿。1.5 小結(jié)通過(guò)本章學(xué)習(xí)，主要了解了在Linux系統(tǒng)下如何使用 Mentor Gra

6、phics 進(jìn)行集成電路設(shè)計(jì)，包括工程的建立和和相應(yīng)庫(kù)文件的導(dǎo)入以及自己工程文件的創(chuàng)建2 全定制設(shè)計(jì)CMOS反相器2.1 電路設(shè)計(jì)要求（1） 電路功能：見(jiàn)下表。 輸入輸出1001（2） 改變晶體管尺寸，進(jìn)行仿真對(duì)比。選擇閾值電壓Vm=VDD/2、延遲?。ㄐ∮?0ps）、翻轉(zhuǎn)快（上升/下降時(shí)間小于50ps）、功耗低的電路完成版圖設(shè)計(jì)。（3） 工藝：采用mentor自帶的0.13µm工藝庫(kù)，p襯底n阱工藝。（4） 電源電壓1.2VDC。2.2 原理圖及符號(hào)圖設(shè)計(jì)基于Design-Architect IC軟件完成原理圖和符號(hào)圖的設(shè)計(jì)。原理圖見(jiàn)圖2.1。符號(hào)圖見(jiàn)圖2.2。命名為myinven

7、ter 。由1個(gè)PMOS管和1個(gè)NMOS管組成。輸入端為in，輸出端為out。初始管子尺寸的確定：根據(jù)反相器電路原理，電路的延遲時(shí)間與寬長(zhǎng)比的關(guān)系：為了減小延遲需要減小，增大和。工作原理：當(dāng)輸入為高電平時(shí)，P管截止，N管導(dǎo)通，輸出低電平；當(dāng)輸入為低電平時(shí)，P管導(dǎo)通，N管截止，輸出高電平。2.1 反相器原理圖 圖2.2 符號(hào)圖2.3 仿真分析（1） 仿真設(shè)置基于Design-Architect IC軟件完成仿真測(cè)試電路的設(shè)計(jì)。反相器的延遲是在它驅(qū)動(dòng)另一個(gè)相同的反相器作為負(fù)載的條件下測(cè)量的。因此仿真電路如圖2.3所示。輸入端命名in，驅(qū)動(dòng)反相器輸出端命名out，負(fù)載反相器輸出端命名out1。 圖2

8、.3 仿真測(cè)試電路 為了驗(yàn)證電路功能，以及測(cè)量延遲和上升、下降時(shí)間，采用瞬態(tài)分析，在輸入端IP施加脈沖電壓源，輸入脈沖上升、下降時(shí)間設(shè)為0；為了測(cè)閾值電壓，對(duì)輸入端IP進(jìn)行直流電壓掃描。網(wǎng)表及說(shuō)明如下（*后面的漢語(yǔ)為說(shuō)明）。_.include lib.eldo TT *調(diào)用器件模型庫(kù)：lib.eldo文件中的TT庫(kù).global VDD GROUND *定義VDD和GROUND為全局變量*component *子電路描述.subckt inverter OUT IN *子電路模塊inverter，端口為OUT和IN；M1 OUT IN VDD N$1 pch w=0.15 l=0.13 m=1

9、 *晶體管M1，漏極接OUT、柵極接IN、源極接VDD、基極接N$1，器件模型pch，溝道寬0.15，溝道長(zhǎng)0.13，倍增因子1；M2 OUT IN GROUND N$3 nch w=0.15 l=0.13 m=1.ends inverter *子電路模塊定義結(jié)束*main cell *頂層電路描述INV1 OP IP inverter *元件INV1，輸出接OP，輸入接IP，調(diào)用inverter子電路；V2 VDD GROUND DC 1.2V *電源V2，正極接VDD，負(fù)極接GROUND，直流，電壓1.2V；V1 IN GROUND PULSE (0V 1.2V 0 0ns 0ns 20n

10、s 50ns) *電源V1，正極接IN，負(fù)極接GROUND，脈沖源（初始電壓0V，脈沖電壓1.2V，開始前的延遲時(shí)間0，上升時(shí)間0ns，下降時(shí)間0ns，脈寬20ns，周期50ns）；.tran 100ps 200ns *瞬態(tài)分析，時(shí)間步長(zhǎng)100ps，終止時(shí)間200ns；.dc V2 0 1.2V 0.1V *直流掃描，電源V2， 0到1.2V掃描，步長(zhǎng)0.1V；.end *網(wǎng)表結(jié)束 （2） 仿真波形與參數(shù)測(cè)量基于eldo軟件完成仿真，并采用EZwave軟件觀察波形和測(cè)試參數(shù)。仿真得到波形如圖2.4所示。觀察波形，輸入為高電平輸出為低電平，輸入為低電平輸出為高電平，因此該電路實(shí)現(xiàn)了反相器功能。需

11、考察的參數(shù)及其定義見(jiàn)表2.1。參數(shù)測(cè)量結(jié)果如圖2.4-2.9所示。表2.1 反相器主要性能參數(shù)說(shuō)明符號(hào)名稱定義tpLH上升延遲輸入觸發(fā)輸出信號(hào)由低電平向高電平轉(zhuǎn)換，測(cè)量輸入信號(hào)50%VDD到輸出上升沿的50%VDD的時(shí)間。tpHL下降延遲輸入觸發(fā)輸出信號(hào)由高電平向低電平轉(zhuǎn)換，測(cè)量輸入信號(hào)50%VDD到輸出下降沿的50%VDD的時(shí)間。tp傳播延遲tp = ( tpLH + tpHL) / 2Vm閾值電壓輸入從0到VDD掃描時(shí)，源漏峰值電流對(duì)應(yīng)的輸入電壓值，或輸出電壓與輸入電壓相等時(shí)的輸入電壓值。tr上升時(shí)間輸出上升沿從10%VDD到90%VDD的時(shí)間。tf下降時(shí)間輸出下降沿從90%VDD到10%

12、VDD的時(shí)間。Imax短路電流反相器翻轉(zhuǎn)時(shí)，pmos和nmos同時(shí)導(dǎo)通的瞬間峰值電流。 圖2.4反相器波形圖2.5反相器Vm及飽和電流圖2.6反相器上升延時(shí) 圖2.7反相器下降延時(shí)圖2.8反相器上升時(shí)間 圖2.9反相器下降時(shí)間 （4） 閾值電壓調(diào)節(jié)根據(jù)反相器電路原理，改變管子寬長(zhǎng)比可以改變閾值電壓，通過(guò)增大PMOS管的寬長(zhǎng)比，就可以使閾值電壓上升。選擇3組Wp，分析增大pmos溝道寬對(duì)電路性能參數(shù)的影響。如表2.2所示。表2.2 增大pmos溝道寬對(duì)反相器性能的影響序號(hào)管子尺寸(µm)L=0.13, Wn=0.15延遲(ps)開關(guān)門限Vm (V)上升時(shí)間tTLH (ps)下降時(shí)間tT

13、HL (ps)短路電流Imax (µA)WpWp:WntpLHtpHLtpd10.32：121.17111.64616.4080.50043.10419.05914.04320.714：315.08920.32317.7060.55931.94432.88720.78431.122：312.51328.58420.5480.60025.10447.71926.174管子的尺寸是如何影響閾值電壓、延遲、上升時(shí)間、下降時(shí)間和短路電流的？為什么？PMOS管子尺寸越大，表現(xiàn)為上拉能力強(qiáng)，閾值電壓上升。由于管子增大，上拉電流也會(huì)增大，所以上升時(shí)間會(huì)減小，同時(shí)N管尺寸沒(méi)變，相對(duì)下拉能力變?nèi)?，下?/p>

14、時(shí)間會(huì)增加，另外，管子尺寸會(huì)使得寄生電容增大，上升延時(shí)也會(huì)減小，下降延時(shí)會(huì)增大。同時(shí)由于上升下降時(shí)間差值增大，上下兩管同時(shí)導(dǎo)通時(shí)間變長(zhǎng)以及P管電阻的減小，短路電流更大。選擇第3組尺寸，此時(shí)，閾值電壓為0.600，延遲為20.548，上升時(shí)間為25.104，下降時(shí)間為47.719，短路電流為26.174uA，滿足設(shè)計(jì)要求。因此，本次設(shè)計(jì)的管子尺寸為：(W/L)p=1.1µm /0.15µm；(W/L)n=0.15µm /0.13µm。（5）溝道寬度和長(zhǎng)度對(duì)反相器的影響選擇3組Wn，分析增大nmos溝道寬度對(duì)電路性能參數(shù)的影響。如表2.3所示。同寬長(zhǎng)比，選擇

15、3組不同溝道長(zhǎng)L，分析增大管子尺寸對(duì)電路性能參數(shù)的影響。如表2.4所示。表2.3 增大nmos溝道寬對(duì)反相器性能的影響序號(hào)管子尺寸(µm)L=0.13, Wp=1.1延遲(ps)閾值電壓Vm (V)上升時(shí)間tTLH (ps)下降時(shí)間tTHL (ps)短路電流Imax (µA)Wn寬長(zhǎng)比tpLHtpHLtpd10.1515：1312.51328.58420.5480.60025.10447.71926.17420.220：1313.02724.73018.8790.59925.50840.04527.16230.2525：1313.56121.7380.59526.96434

16、.95528.277表2.4 增大管子尺寸對(duì)反相器性能的影響序號(hào)（W/L）n= 0.15/0.13 （W/L）p= 1.1/0.13 管子尺寸(µm)延遲(ps)閾值電壓Vm (V)上升時(shí)間tTLH (ps)下降時(shí)間tTHL (ps)短路電流Imax (µA)LnLptpLHtpHLtpd10.130.1312.51328.58420.5480.60025.10447.71926.17420.1950.19520.71550.92035.8080.63743.67583.23524.91130.260.2629.43673.85051.6470.65169.192125.1

17、324.485增大nmos溝道寬，下拉能力增強(qiáng)，相對(duì)而言上拉減弱，所以上升時(shí)間增加。下降時(shí)間減少，而同時(shí)等比增加上拉和下拉網(wǎng)絡(luò)尺寸，對(duì)應(yīng)的上升下降時(shí)間及相應(yīng)延時(shí)卻沒(méi)有減少，原因是管子的增大時(shí)的管子自身電容占了主導(dǎo)。（6）負(fù)載電容的影響觀察增大扇出系數(shù)對(duì)電路性能參數(shù)的影響。如表2.5所示。表2.5 增大扇出對(duì)反相器性能的影響扇出系數(shù)延遲(ps)閾值電壓Vm (V)上升時(shí)間tTLH (ps)下降時(shí)間tTHL (ps)短路電流Imax (µA)tpLHtpHLtpd112.51328.58420.5480.60025.10447.71926.1748173.63283.58228.6050

18、.649342.01718.4124.56516328.41541.98435.1950.651619.331436.624.485由上圖分析可知，隨著扇出系數(shù)的增加，反相器的上升下降時(shí)間及相應(yīng)的延時(shí)大幅增加，所以對(duì)于大扇出電路，可通過(guò)輸出鏈改變扇出系數(shù)從而改變延時(shí)，使得電路性能大幅提高。版圖設(shè)計(jì)（1） 本次設(shè)計(jì)中用到的圖層說(shuō)明見(jiàn)表2.6?；贗C station軟件完成版圖的設(shè)計(jì)。表2.6 mentor 0.18um工藝版圖圖層說(shuō)明層名層號(hào)說(shuō)明NWELL3N阱OD6薄氧，有源區(qū)POLYG17多晶硅PP25P+ 注入NP26N+ 注入CO30接觸孔M131第1層金屬VIA1511，2層金屬的過(guò)

19、孔M232第2層金屬M(fèi)ET1TEXT131金屬1的端口標(biāo)識(shí)（2） PMOS管與NMOS管的版圖圖2.10PMOS版圖 圖2.11 NMOS版圖（3） CMOS反相器版圖圖2.12CMOS反相器版圖 （4） DRC與LVS檢查基于Calibre軟件完成版圖設(shè)計(jì)規(guī)則驗(yàn)證（DRC）和版圖與原理圖對(duì)比（LVS）檢查。圖2.13CMOS反相器設(shè)計(jì)通過(guò)了DRC、LVS檢查 2.4 寄生參數(shù)提取與后仿真分析基于Calibre軟件完成版圖的寄生參數(shù)提取（PEX），并利用含有寄生參數(shù)的網(wǎng)表進(jìn)行后仿真。對(duì)比后仿真與前仿真結(jié)果，。分析哪些參數(shù)變化了，哪些沒(méi)變化，為什么。* File: list.pex* Creat

20、ed: Thu Jul 4 16:38:31 2013* Program "Calibre xRC"* Version "v2007.3_18.11"* Nominal Temperature: 27C* Circuit Temperature: 27C* .subckt PM_MYINVERTER_GROUND 1 7 12 13 15c9 13 0 46.108fc10 7 0 48.9886fr11 15 21 0.84059 r12 13 15 5.17667 r13 13 16 0.147333 r14 12 13 0.042 r15 7 15

21、 15.61 r16 16 7 0.233423 r17 1 21 5.89929 .ends.subckt PM_MYINVERTER_OUT 1 3 9 15 20c12 15 0 49.5713fc13 9 0 77.0567fr14 23 17 0.890037 r15 15 17 15.61 r16 15 20 0.111762 r17 14 20 0.167308 r18 11 17 5.17667 r19 9 14 0.0486094 r20 9 11 0.103396 r21 3 17 0.0488242 r22 1 23 5.89929 .ends.subckt PM_MYI

22、NVERTER_IN 4 8 15 16 21 29 33c15 33 0 45.1651fc16 29 0 47.3592fc17 17 0 25.1216fc18 16 0 32.9691fc19 15 0 89.8533fc20 13 0 5.04261fc21 8 0 70.026fc22 4 0 151.409fr23 21 20 11.07 r24 20 33 6.21112 r25 20 29 6.21112 r26 18 20 11.07 r27 21 16 0.0438882 r28 16 17 0.177412 r29 13 18 0.0548468 r30 13 15 0

23、.265268 r31 12 17 0.0486328 r32 12 15 0.14117 r33 33 8 27.55 r34 29 4 47.56 .ends圖2.14版圖寄生參數(shù)網(wǎng)表 圖2.1后仿真結(jié)果圖 序號(hào) 延遲(ps)閾值電壓Vm (V)上升時(shí)間tTLH (ps)下降時(shí)間tTHL (ps)短路電流Imax (µA)tpLHtpHLtpd前仿真結(jié)果12.51328.58420.5480.60025.10447.71926.174后仿真結(jié)果2386.15126.73756.40.600 4906.39353.4 16.987表2.16后仿真結(jié)果與前仿真結(jié)果對(duì)比 2.5 小結(jié)

24、后仿真結(jié)果與前仿真結(jié)果有很大的差別，但是后仿真結(jié)果與實(shí)際情況更符合，因?yàn)楹蠓抡婵紤]了更多的寄生參數(shù)，同時(shí)也說(shuō)明了版圖的重要性，一個(gè)好的版圖可以減少很多的寄生參數(shù)，減少很多誤差。3 版圖提取原理圖3.1 設(shè)計(jì)要求現(xiàn)有一套0.5um CMOS工藝標(biāo)準(zhǔn)單元的版圖庫(kù)，要求對(duì)指定的兩個(gè)版圖還原設(shè)計(jì)出它們的原理圖，設(shè)計(jì)符號(hào)圖，并分析說(shuō)明其基本功能（組合電路要求寫出表達(dá)式并化簡(jiǎn)，歸納其功能；時(shí)序電路要求分析電路結(jié)構(gòu)，寫出功能表，歸納其功能）。 （1） 電路1編號(hào)：A5_AN04D2。（2） 電路2編號(hào)：B2_DFPNSRBQQB1。3.2 A5_AN04D2版圖提取與分析(1) 初步觀察與分析A5_AN04

25、D2版圖如圖3.1所示。由5個(gè)pmos，5個(gè)nmos組成；共有5個(gè)IO口，分別是A1 A2 A3 A4 Y，以及vdd和gnd。標(biāo)準(zhǔn)單元版圖僅采用了金屬1和多晶硅1作為連線。為方便觀察，可只看TO、PG、W1、A1層，如圖3.2所示。圖3.1 A5_AN04D2電路全涂層版圖 圖3.2 A5_AN04D2電路部分涂層版圖(2) 原理圖提取與分析圖3.3 A5_AN04D2電路提取的原理圖 圖3.4 整理后的A5_AN04D2電路原理圖電路功能表達(dá)式及其化簡(jiǎn)： Y=A1&A2&A3&A4因此該電路是一個(gè)四輸入與門。生成符號(hào)圖如圖3.5所示。圖3.5 A5_AN04D2電路

26、符號(hào)圖(3) 電路網(wǎng)表與LVS檢查電路網(wǎng)表如圖3.6所示。該電路通過(guò)了LVS檢查，證明提取的原理圖正確。* LVS netlist generated with ICnet by 'user111' on Sat Jul 6 2013 at 10:23:40* Globals.*.global VDD VSS* Component pathname : $mylib/default.group/logic.views/A5_AN04D2*.subckt A5_AN04D2 Y A1 A2 A3 A4 MN5 Y N$218 VSS VSS MN L=0.5u W=2.6u M=

27、2 MN4 N$223 A4 N$218 VSS MN L=0.5u W=2.6u M=1 MN3 N$223 A3 N$222 VSS MN L=0.5u W=2.6u M=1 MN2 N$203 A2 N$222 VSS MN L=0.5u W=2.6u M=1 MP5 Y N$218 VDD VDD MP L=0.55u W=5.2u M=2 MP4 N$218 A1 VDD VDD MP L=0.55u W=5.2u M=1 MP1 N$218 A4 VDD VDD MP L=0.6u W=5.7364u M=1 MP2 N$218 A3 VDD VDD MP L=0.55u W=5.

28、2u M=1 MN1 N$203 A1 VSS VSS MN L=0.5u W=2.6u M=1 MP3 N$218 A2 VDD VDD MP L=0.55u W=5.2u M=1.ends A5_AN04D2圖3.6 A5_AN04D2電路網(wǎng)表3.3 B2_DFPNSRBQQB1版圖提取與分析(1) 初步觀察與分析B2_DFPNSRBQQB1版圖如圖3.7所示。由15個(gè)pmos，15個(gè)nmos組成；共有5個(gè)IO口，分別是CK D RB QB O，以及vdd和gnd。標(biāo)準(zhǔn)單元版圖僅采用了金屬1和多晶硅1作為連線。為方便觀察，可只看TO、PG、W1、A1層，如圖3.8所示。圖3.7 B2_DF

29、PNSRBQQB1電路全涂層版圖 圖3.8 B2_DFPNSRBQQB1電路部分涂層版圖(2) 原理圖提取與分析圖3.9 B2_DFPNSRBQQB1電路提取的原理圖 圖3.10 整理后的B2_DFPNSRBQQB1電路原理圖(3) 電路網(wǎng)表與LVS檢查電路網(wǎng)表如圖3.12所示。該電路通過(guò)了LVS檢查，證明提取的原理圖正確。* LVS netlist generated with ICnet by 'user111' on Sat Jul 6 2013 at 13:25:17* Globals.*.global VDD VSS* Component pathname : $my

30、lib/default.group/logic.views/B2_DFPNSRBQQB1*.subckt B2_DFPNSRBQQB1 O QB CK D RB MP13 N$443 N$227 VDD VDD MP L=0.55u W=5.7u M=1 MN12 QB N$229 VSS VSS MN L=0.5u W=2.6u M=1 MN11 N$229 N$443 VSS VSS MN L=0.5u W=2.6u M=1 MP12 QB N$229 VDD VDD MP L=0.55u W=5.8u M=1 MP11 N$229 N$443 VDD VDD MP L=0.55u W=5

31、.8u M=1 MN10 N$227 NET2 N$229 VSS MN L=0.5u W=1.1u M=1 MN9 NET3 NET1 N$227 VSS MN L=0.5u W=2u M=1 MP10 N$227 NET1 N$229 VDD MP L=0.55u W=1.2u M=1 MP9 NET3 NET2 N$227 VDD MP L=0.55u W=2.2u M=1 MN8 NET3 N$214 VSS VSS MN L=0.5u W=3.75u M=1 MP8 NET3 N$214 VDD VDD MP L=0.55u W=6.4u M=1 MN7 N$434 NET3 VSS

32、 VSS MN L=0.5u W=2.6u M=1 MN6 N$432 RB N$434 VSS MN L=0.5u W=2.6u M=1 MP7 N$432 NET3 VDD VDD MP L=0.55u W=3.15u M=1 MP6 N$432 RB VDD VDD MP L=0.55u W=3.15u M=1 MP4 N$203 NET1 N$214 VDD MP L=0.55u W=2.2u M=1 MN4 N$203 NET2 N$214 VSS MN L=0.5u W=2u M=1 MP5 N$214 NET2 N$432 VDD MP L=0.55u W=1.2u M=1 MN

33、5 N$214 NET1 N$432 VSS MN L=0.5u W=1.1u M=1 MN3 NET2 CK VSS VSS MN L=0.5u W=3.75u M=1 MN2 NET1 NET2 VSS VSS MN L=0.5u W=3.3u M=1 MP3 NET2 CK VDD VDD MP L=0.55u W=6.4u M=1 MP2 NET1 NET2 VDD VDD MP L=0.55u W=5.5u M=1 MN1 N$203 D VSS VSS MN L=0.5u W=2.6u M=1 MP1 N$203 D VDD VDD MP L=0.55u W=5.8u M=1 MN

34、13 N$443 RB N$449 VSS MN L=0.5u W=2.6u M=1 MP15 O N$443 VDD VDD MP L=0.55u W=5.8u M=1 MP14 N$443 RB VDD VDD MP L=0.55u W=5.7u M=1 MN14 N$449 N$227 VSS VSS MN L=0.5u W=2.6u M=1 MN15 O N$443 VSS VSS MN L=0.5u W=2.6u M=1.ends B2_DFPNSRBQQB1圖3.12 電路網(wǎng)表(4) 電路網(wǎng)表與LVS檢查電路功能分析： 第一個(gè)傳輸門為低通，第二個(gè)傳輸門高通，所以上升沿有效，因?yàn)镽B

35、與CLK無(wú)關(guān)，所以為異步，RB為0時(shí)輸出恒為0，起清零作用。所以為上升沿異步清零D觸發(fā)器因此該電路是一個(gè)上升沿異步清零D觸發(fā)器，功能表如表3.1所示。生成符號(hào)圖如圖3.11所示。輸入輸出DRBCKBQQB11下降沿1001下降沿01任意0任意01表3.1 B2_DFPNSRBQQB1電路功能表 圖3.11 B2_DFPNSRBQQB1符號(hào)圖4 時(shí)鐘發(fā)生器電路修改4.1 電路工作原理本電路為時(shí)鐘發(fā)生器電路（Clgen）。電路結(jié)構(gòu)如圖4.1所示，電路的功能由一個(gè)環(huán)形振蕩器實(shí)現(xiàn)，輸出接緩沖器用以調(diào)整波形和匹配負(fù)載，負(fù)載為80fF。其功能表如表4.1所示。圖4.1 時(shí)鐘發(fā)生器電路結(jié)構(gòu)表4.1 時(shí)鐘發(fā)生

36、器功能表TRIY011周期性脈沖 電路工作原理具體分析如下：（1）環(huán)形振蕩器：由1個(gè)與非門和偶數(shù)個(gè)反相器組成。輸入信號(hào)TRI為0時(shí)，與非門的輸出恒為1，輸出Y0也因此恒為1，環(huán)形振蕩器處于關(guān)閉狀態(tài)；當(dāng)輸入信號(hào)TRI為1時(shí)，與非門相當(dāng)于一個(gè)反相器，振蕩環(huán)路等效于奇數(shù)個(gè)反相器首尾串聯(lián)，一個(gè)值從Y0開始繞環(huán)一周后回到Y(jié)0時(shí)，得到其反相值，必須再環(huán)繞環(huán)傳輸1周才能回到原來(lái)的值。因此N級(jí)環(huán)形振蕩器產(chǎn)生的信號(hào)周期為T=2*N*tp。（2）緩沖器：經(jīng)緩沖器后Y輸出值等于Y0。由于負(fù)載80fF遠(yuǎn)大于基本反相器的等效電容，輸出緩沖器可增大電流驅(qū)動(dòng)能力從而縮短電容充放電時(shí)間使輸出波形具有更加陡直的邊沿。4.2 電

37、路問(wèn)題描述要求負(fù)載為80fF時(shí)，本電路產(chǎn)生的時(shí)鐘周期為10±0.1ns，上升/下降時(shí)間均小于120ps。原電路不滿足要求（見(jiàn)表4.2，圖4.2）。請(qǐng)?jiān)诓桓淖冸娐饭ぷ髟淼幕A(chǔ)上，修改電路參數(shù)或結(jié)構(gòu)，使之滿足要求。表4.2 設(shè)計(jì)指標(biāo)要求性能參數(shù)英文定義指標(biāo)要求原電路結(jié)果時(shí)鐘周期period信號(hào)成一個(gè)周期變化所需要的時(shí)間5±0.1 ns1.49 ns占空比duty cycle周期信號(hào)高電平占整個(gè)周期的比例50±2 %52.9%上升時(shí)間risetime信號(hào)從10%上升到90%所要的時(shí)間< 110ps121ps下降時(shí)間falltime信號(hào)從90%下降到10%所要的時(shí)

38、間< 110ps102ps圖4.2 原電路輸出Y波形仿真結(jié)果4.3 分析問(wèn)題并提出修改思路因?yàn)镹級(jí)環(huán)形振蕩器產(chǎn)生的信號(hào)周期為T=2*N*tp，所以可以改變每一級(jí)反相器的tp和反相器的級(jí)數(shù)改變周期。又因?yàn)樨?fù)載80fF遠(yuǎn)大于基本反相器的等效電容，輸出緩沖器可增大電流驅(qū)動(dòng)能力從而縮短電容充放電時(shí)間使輸出波形具有更加陡直的邊沿，因此可以改變輸出緩沖器的參數(shù)從而改變上升下降時(shí)間。4.4 電路修改與仿真分析請(qǐng)綜合運(yùn)用表格、文字、波形等方式。序號(hào)Invert ND2Buf 仿真結(jié)果 W/Lp umW/Ln um級(jí)聯(lián)W/Lp umW/Ln um級(jí)聯(lián)W/LpumW/Lnum周期ns占空比TrisepsTf

39、allps原5.2/0.552.6/0.545.2/0.552.6/0.54級(jí)：1,3,9,275.2/0.552.6/0.51.4952.9%1159715.2/0.552.6/0.5105.2/0.552.6/0.54級(jí)：1,3,9,275.2/0.552.6/0.51.787352.358123.59101.4225.2/0.552.6/0.5125.2/0.552.6/0.54級(jí)：1,3,9,275.2/0.552.6/0.52.086052.056124.56101.6636.2/0.552.6/0.5125.2/0.552.6/0.54級(jí)：1,3,9,275.2/0.552.6/0

40、.52.158052.086121.6899.527412.2/0.552.6/0.5125.2/0.552.6/0.54級(jí)：1,3,9,275.2/0.552.6/0.52.678252.48120.50102.48530/0.552.6/0.5125.2/0.552.6/0.54級(jí)：1,3,9,275.2/0.552.6/0.54.213053.145139.34113.05612/0.552.6/0.5245.2/0.552.6/0.54級(jí)：1,3,9,275.2/0.552.6/0.54.995151.274120.56104.02726/0.552.6/0.5168/0.555.2/0.55級(jí)：1,3,9,27,278/0.555.2/0.54.945750.004106.48107.334.5 結(jié)論與討論要達(dá)到設(shè)計(jì)要求可以有多種設(shè)計(jì)方案，如一開始周期太小，可以增大反相器的P管來(lái)使得每級(jí)反相器的延時(shí)增大，從而使周期增大，我們也可以增加反相器的級(jí)數(shù)使得周期增大，同時(shí)我們還可以改變buf來(lái)改變周期，因此調(diào)節(jié)方法有多種，但是要注意的是調(diào)節(jié)使需要注意其他參數(shù)的變化，比如調(diào)節(jié)buf可以改變周期，同樣也可以改變占空比，所以我們應(yīng)當(dāng)把握整體，合理調(diào)整，才能較快的調(diào)節(jié)出滿足要求的電路。5 MUX4_1電路修改5.1 電路工作原理